KR970053039A - 반도체 소자와 그의 제조방법 - Google Patents

반도체 소자와 그의 제조방법 Download PDF

Info

Publication number
KR970053039A
KR970053039A KR1019950056313A KR19950056313A KR970053039A KR 970053039 A KR970053039 A KR 970053039A KR 1019950056313 A KR1019950056313 A KR 1019950056313A KR 19950056313 A KR19950056313 A KR 19950056313A KR 970053039 A KR970053039 A KR 970053039A
Authority
KR
South Korea
Prior art keywords
region
concentration impurity
insulating film
high concentration
gate electrode
Prior art date
Application number
KR1019950056313A
Other languages
English (en)
Other versions
KR0161885B1 (ko
Inventor
림근
Original Assignee
문정환
Lg반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, Lg반도체 주식회사 filed Critical 문정환
Priority to KR1019950056313A priority Critical patent/KR0161885B1/ko
Priority to DE19618731A priority patent/DE19618731C2/de
Priority to JP8214063A priority patent/JP2952570B2/ja
Priority to US08/692,133 priority patent/US5747372A/en
Publication of KR970053039A publication Critical patent/KR970053039A/ko
Application granted granted Critical
Publication of KR0161885B1 publication Critical patent/KR0161885B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 LDD(Lightly Doped Drain) 구조를 갖는 반도체 소자와 그의 제조방법에 관한 것으로, 활성영역(B)에 형성된 N+형의 고농도 불순물 확산영역으로 되는 소스/드레인 영역(43)(44)과 필드영역(A)의 P+형의 고농도 불순물 확산영역(46) 사이의 활성영역(B)내에 N-형의 저농도 불순물 확산영역(47)이 형성되어 있기 때문에 드레인 및 소오스와 기판사이에 역방향으로 전압이 인가될 때, PN접합의 누설전류가 크게 감소되게 된다.

Description

반도체 소자와 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2i도는 본 발명에 의한 반도체 소자의 각 제조공정에서의 단면도.

Claims (8)

  1. 저농도 제1도전형의 반도체 기판에 활성영역 및 필드영역을 정의하는 공정과, 상기 필드영역의 기판에 제1도전형 고농도 불순물 영역과 상기 제1도전형 고농도 불순물 영역상에 필드 산화막을 형성하는 공정과, 상기 활성영역상에 게이트 절연막과 상기 게이트 절연막상에 게이트 전극, 그리고 게이트 전극상에 제1절연막을 형성하는 공정과, 상기 필드 절연막 및 상기 제1절연막을 포함한 상기 기판상에 제2절연막을 형성하는 공정과, 상기 게이트 전극의 양측면의 상기 제2절연막과 상기 필드 절연막과 상기 필드 절연막으로부터 연장되는 상기 활성 영역상에 제3절연막을 형성하는 공정과, 상기 제3절연막과 게이트 전극을 마스크로 이온 주입하여 상기 게이트 전극과 상기 필드 산화막 사이의 중앙영역의 기판에 제2도전형의 고농도 불순물 영역을 형성하는 공정과, 상기 제3절연막을 제거하여 상기 게이트 전극과 필드 산화막을 마스크로 이온 주입하여 상기 게이트 전극과 상기 제2도전형의 고농도 불순물 영역 사이와 상기 필드 산화막과 상기 제2도전형의 고농도 불순물 영역 사이에 제2도전형 저농도 불순물 영역을 형성하는 공정을 포함함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1도전형은 p형이고, 제2도전형은 n형임을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제2절연막은 질화막이고, 상기 제3절연막은 산화막임을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 질화막은 상기 산화막의 두께보다 얇게 형성하도록 함을 특징으로 하는 반도체 소자의 제조방법.
  5. 필드영역과 활성영역을 가지는 제1도전형 저농도 불순물의 반도체 기판과, 상기 기판의 필드영역에 형성된 제1도전형 고농도 불순물 영역과, 상기 제1도전형 고농도 불순물 영역에 형성된 필드 산화막과, 상기 활성영역의 상기 기판상에 형성된 게이트 전극과, 상기 게이트 전극과 상기 필드 산화막 사이의 중앙영역의 기판에 형성된 제2도 전형의 고농도 불순물 영역과, 상기 게이트 전극과 상기 제2도전형의 고농도 불순물 영역 사이와 상기 필드 산화막과 상기 제2도전형의 고농도 불순물 영역 사이에 형성된 제2도전형 저농도 불순물 영역을 포함함을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 제1도전형은 p형이고, 제2도전형은 n형임을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서, 상기 게이트 전극과 상기 제2도전형의 고농도 불순물 영역 사이에 형성된 저농도 불순물 영역은 LDD 층임을 특징으로 하는 반도체 소자.
  8. 제5항에 있어서, 상기 채널영역은 드레쉬 홀드 전압을 조절하기 위한 이온 주입이 시행되어 있는 채널영역임을 특징으로 하는 반도체 소자.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950056313A 1995-12-26 1995-12-26 반도체 소자와 그의 제조방법 KR0161885B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950056313A KR0161885B1 (ko) 1995-12-26 1995-12-26 반도체 소자와 그의 제조방법
DE19618731A DE19618731C2 (de) 1995-12-26 1996-05-09 Verfahren zur Herstellung einer Halbleitervorrichtung
JP8214063A JP2952570B2 (ja) 1995-12-26 1996-07-26 半導体デバイスの製造方法
US08/692,133 US5747372A (en) 1995-12-26 1996-08-05 Semiconductor device and method for fabricating same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950056313A KR0161885B1 (ko) 1995-12-26 1995-12-26 반도체 소자와 그의 제조방법

Publications (2)

Publication Number Publication Date
KR970053039A true KR970053039A (ko) 1997-07-29
KR0161885B1 KR0161885B1 (ko) 1999-02-01

Family

ID=19444271

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950056313A KR0161885B1 (ko) 1995-12-26 1995-12-26 반도체 소자와 그의 제조방법

Country Status (4)

Country Link
US (1) US5747372A (ko)
JP (1) JP2952570B2 (ko)
KR (1) KR0161885B1 (ko)
DE (1) DE19618731C2 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2730535B2 (ja) * 1995-12-18 1998-03-25 日本電気株式会社 半導体装置の製造方法
TW308741B (en) * 1996-11-22 1997-06-21 United Microelectronics Corp Micro-coil structure of integrated circuit and process thereof
US6309937B1 (en) 1999-05-03 2001-10-30 Vlsi Technology, Inc. Method of making shallow junction semiconductor devices
KR100657130B1 (ko) * 2005-12-27 2006-12-13 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR100916211B1 (ko) * 2007-11-28 2009-09-08 매트릭스세미컨덕터(주) 전력용 반도체 소자의 제조방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
US4356042A (en) * 1980-11-07 1982-10-26 Mostek Corporation Method for fabricating a semiconductor read only memory
US4366613A (en) * 1980-12-17 1983-01-04 Ibm Corporation Method of fabricating an MOS dynamic RAM with lightly doped drain
US4843023A (en) * 1985-09-25 1989-06-27 Hewlett-Packard Company Process for forming lightly-doped-drain (LDD) without extra masking steps
KR890003217B1 (ko) * 1987-02-24 1989-08-26 삼성전자 주식회사 디램 쎌의 제조방법
JPS63305562A (ja) * 1987-06-05 1988-12-13 Sony Corp 半導体装置
US5026656A (en) * 1988-02-01 1991-06-25 Texas Instruments Incorporated MOS transistor with improved radiation hardness
JPH01196861A (ja) * 1988-02-02 1989-08-08 Seiko Epson Corp 半導体装置の製造方法
JPH01214057A (ja) * 1988-02-22 1989-08-28 Yamaha Corp トランジスタの製法
US5122474A (en) * 1988-06-23 1992-06-16 Dallas Semiconductor Corporation Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough
US4859619A (en) * 1988-07-15 1989-08-22 Atmel Corporation EPROM fabrication process forming tub regions for high voltage devices
US4874713A (en) * 1989-05-01 1989-10-17 Ncr Corporation Method of making asymmetrically optimized CMOS field effect transistors
EP0405293B1 (en) * 1989-06-27 1996-08-21 National Semiconductor Corporation Silicide compatible CMOS process with a differential oxide implant mask
US5164806A (en) * 1990-05-23 1992-11-17 Mitsubishi Denki Kabushiki Kaisha Element isolating structure of semiconductor device suitable for high density integration
JP3277533B2 (ja) * 1992-01-08 2002-04-22 ソニー株式会社 半導体装置の製造方法
KR930020736A (ko) * 1992-03-31 1993-10-20 김주용 접합 항복 전압(junction breakdown voltage)을 높이는 CMOS 제조방법
US5346835A (en) * 1992-07-06 1994-09-13 Texas Instruments Incorporated Triple diffused lateral resurf insulated gate field effect transistor compatible with process and method
US5396096A (en) * 1992-10-07 1995-03-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
JPH07106566A (ja) * 1993-10-01 1995-04-21 Nippondenso Co Ltd 半導体装置の製造方法
US5464782A (en) * 1994-07-05 1995-11-07 Industrial Technology Research Institute Method to ensure isolation between source-drain and gate electrode using self aligned silicidation
US5556798A (en) * 1994-12-01 1996-09-17 United Microelectronics Corp. Method for isolating non-volatile memory cells
US5610088A (en) * 1995-03-16 1997-03-11 Advanced Micro Devices, Inc. Method of fabricating field effect transistors having lightly doped drain regions
US5550074A (en) * 1996-01-19 1996-08-27 United Microelectronics Corp. Process for fabricating MOS transistors having anti-punchthrough implant regions formed by the use of a phase-shift mask

Also Published As

Publication number Publication date
JPH09186322A (ja) 1997-07-15
DE19618731C2 (de) 1998-10-01
DE19618731A1 (de) 1997-07-03
US5747372A (en) 1998-05-05
JP2952570B2 (ja) 1999-09-27
KR0161885B1 (ko) 1999-02-01

Similar Documents

Publication Publication Date Title
KR100854078B1 (ko) 모스 게이트형 전력용 반도체소자 및 그 제조방법
KR100302187B1 (ko) 반도체장치제조방법
KR960012539A (ko) 반도체장치 및 그 제조방법
US4952991A (en) Vertical field-effect transistor having a high breakdown voltage and a small on-resistance
KR970060534A (ko) 전력반도체장치 및 그의 제조방법
KR960035908A (ko) 모스 전계효과 트랜지스터의 제조방법
KR960043237A (ko) 메모리 셀 영역과 주변 회로 영역을 가지는 반도체 기억 장치 및 그의 제조방법
KR970053039A (ko) 반도체 소자와 그의 제조방법
JP2882291B2 (ja) 高耐圧ダイオード及びその製造方法
US6153910A (en) Semiconductor device with nitrogen implanted channel region
KR970053502A (ko) 반도체 장치 및 그 제조 방법
JP3058604B2 (ja) 二重接合構造を持つ半導体装置およびその製造方法
KR970008643A (ko) 반도체 집적 회로 장치의 제조 방법
JP3120440B2 (ja) 半導体双方向スイッチ
KR970024287A (ko) 실리콘-온- 절연체 모스 전계효과 트랜지스터 및 그의 제조방법(Silicon-On-Insulator MOS transistor and fabricating method thereof)
KR100223916B1 (ko) 반도체 소자의 구조 및 제조방법
KR0179168B1 (ko) 반도체 소자 제조방법
KR100248807B1 (ko) 반도체 장치의 전계효과트랜지스터 및 그 제조방법
KR100345964B1 (ko) 내압안정화구조를갖는반도체장치
JP3167046B2 (ja) 静電誘導形半導体装置
JPS5814574A (ja) Mos電界効果トランジスタ
KR970018687A (ko) 고내압 모스 트랜지스터 제조방법
JPH0251278A (ja) 二重拡散型電界効果半導体装置の製造方法
KR930003296A (ko) 드레인 누설전류 방지 misfet 및 그 제조방법
KR970024156A (ko) 셀영역과 주변회로 영역 사이의 단차 개선방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130723

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20140723

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20150721

Year of fee payment: 18

EXPY Expiration of term