KR970008643A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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Abstract

고내압 MOS 트랜지스터를 구비하는 반도체 집적 회로 장치에 있어서, 고내압 MOS 트랜지스터에서의 리크 전류나 LDD구조의 MOS 트랜지스터의 리크 전류를 저감하고, 또한 LDD 구조의 MOS 트랜지스터의 특성을 안정화하는 제조 방법을 제공한다. 고내압 MOS 트랜지스터의 측벽 스페이서막(12)를 형성할 때에, 게이트 전극 근방에 P-형 드레인층(6)상에 형성된 CVD산화막(9)를 적어도 피복하는 레지스트막(10)을 형성하고, 이 레지스트막(10)을 마스크에 하여 P-형 드레인층(6)의 표면이 노출하지 않도록 측벽 스페이서막(12)를 형성한다.

Description

반도체 집적 회로 장치의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 실시 형태의 반도체 집적 회로 장치의 제조 방법을 도시하는 제1단면도.

Claims (5)

  1. 한 도전형의 반도체 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 공정 ; 저농도의 역 도전형 불순물을 선택적으로 상기 반도체 기판에 주입하여 상기 게이트 전극의 단부에 정합하도록저농도의 드레인층을 상기 반도체 기판의 표면에 형성하는 공정 ; 상기 게이트 전극 및 상기 게이트 절연막을 피복하는절연막을 형성하는 공정 ; 상기 저농도의 드레인층의 형성 영역의 상기 절연막을 피복하는 레지스트막을 형성하는 공정 ;상기 레지스트막의 상기 저농도의 드레인층의 형성 영역의 일부에 개구를 형성하는 공정 ; 상기 레지스트막을 마스크로하여 상기 절연막을 에칭하고, 상기 게이트 전극의 측벽에 상기 절연막으로 이루어지는 측벽 스페이서를 형성함과 동시에, 상기 저농도의 드레인층의 형성 영역의 상기 절연막을 제거하는 공정 ; 및 상기 게이트 전극 및 상기 절연막을 마스크로 하여 고농도의 역도전형 불순물을 주입하고, 상기 게이트 전극을 끼워 상기 저농도의 드레인층과 반대측의 상기 반도체 기판 상에 고농도의 소스층을 형성하고, 또한 상기 저농도의 드레인층의 표층에 고농도의 드레인층을 형성하는 공정을갖는 것을 특징으로 하는 고내압 MOS 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 레지스트막의 상기 저농도의 드레인층의 형성 영역의 일부에 개구를 형성하는 공정에서는 상기 개구를 상기 저농도의 드레인층의 형성 영역의 거의 중앙에 형성하는 것을 특징으로 하는 고내압 MOS트랜지스터의 제조방법.
  3. 고내압 MOS 트랜지스터 및 통상 내압 MOS 트랜지스터를 구비하는 반도체 집적 회로 장치의 제조 방법에 있어서, 한 도전형의 반도체 기판 상에 역도전형 불순물을 주입하고, 역도전형 웰층을 형성하는 공정 ; 상기 반도체 기판표면에 선택 산화막을 형성하고, 상기 역도전형 웰과 상기 역도전형 웰이 형성되어 있지 않은 영역의 상기 반도체 기판을분리하는 공정 ; 상기 역도전형 웰층이 형성되어 있지 않은 영역의 상기 반도체 기판 표면에 제1 게이트 절연막을 형성하고, 상기 역도전형 웰층의 표면에 제2 게이트 절연막을 형성하는 공정 ; 상기 제1 게이트 절연막 상에 제1 게이트 전극을형성하고, 상기 제2 게이트 절연막상에 제 2 게이트 전극을 형성하는 공정 ; 상기 제1 게이트 전극단에 정합하도록 역도전형의 불순물을 선택적으로 주입하고, 고내압 MOS 트랜지스터의 저농도 드레인층을 형성하는 공정 ; 상기 제2 게이트 전극단에 정합하도록 한 도전형의 불순물을 선택적으로 주입하고, 통상 내압 MOS 트랜지스터의 저농도 소스/드레인층을 형성하는 공정 ; 상기 선택 산화막, 상기 제1,제2 게이트 전극 및 상기 제1, 제2 게이트 절연막 상을피복하도록 절연막을형성하는 공정 ; 상기 저농도 드레인층의 형성 영역에 상기 절연막을 피복하는 레지스트막을 형성하는 공정 ; 상기 저농도 드레인층의 형성 영역에 일부에 있는 상기 레지스트막에 개구를 형성하는 공정 ; 상기 레지스트막을 마스크로서 상기절연막을 이방성 에칭하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 측벽에 측벽 스페이서막을 형성함과 동시에, 상기 개구의 형성 영역의 상기 절연막에 주입 홀을 형성하는 공정 ; 역도전형의 불순물을 주입하여 상기 제1 게이트 전극에 정합하도록 상기 반도체 기판의 표층에 소스층을 형성함과 동시에, 상기 주입 홀의 형성 영역의 상기 저농도 드레인층의 표면에 고농도 드레인층을 형성하여 고내압 MOS 트랜지스터를 형성하는 공정 ; 및 상기 제2 게이트 전극단에 정합하도록 한 도전형의 불순물을 상기 역도전형 웰에 주입하여 통상 내압의 MOS 트랜지스터의 소스/드레인층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제3항에 있어서, 상기 저농도 드레인층의 형성 영역의 일부에 있는 상기 레지스트막에 개구를 형성하는 공정에서는 상기 개구를 상기 저농도의 드레인층의 형성 영역의 거의 중앙에 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제3항에 있어서, 상기 선택 산화막, 상기 제1, 제2 게이트 전극 및 상기 제1, 제2 게이트 절연막 상을 피복하도록 절연막을 형성하는 공정에서는 CVD법에 의해 CVD산화막을 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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