DE69617131T2 - Verfahren zur Herstellung eines integrierten Halbleiterschaltungsbauelements, das mit einem Hochspannungs-MOS-Transistor versehen ist - Google Patents

Verfahren zur Herstellung eines integrierten Halbleiterschaltungsbauelements, das mit einem Hochspannungs-MOS-Transistor versehen ist

Info

Publication number
DE69617131T2
DE69617131T2 DE69617131T DE69617131T DE69617131T2 DE 69617131 T2 DE69617131 T2 DE 69617131T2 DE 69617131 T DE69617131 T DE 69617131T DE 69617131 T DE69617131 T DE 69617131T DE 69617131 T2 DE69617131 T2 DE 69617131T2
Authority
DE
Germany
Prior art keywords
forming
gate electrode
insulating film
drain region
impurity concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69617131T
Other languages
English (en)
Other versions
DE69617131D1 (de
Inventor
Masashige Aoyama
Kazuhiro Yoshitake
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of DE69617131D1 publication Critical patent/DE69617131D1/de
Application granted granted Critical
Publication of DE69617131T2 publication Critical patent/DE69617131T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Description

    HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung
  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements und insbesondere auf ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements, welches mit einem Hochspannungs-MOS-Transistor versehen ist, wobei das Verfahren dadurch gekennzeichnet ist, dass der Leckstrom verringert wird, welcher aus dem Hochspannungs-MOS-Transistor folgt und zur gleichen Zeit die Kennlinien bzw. Eigenschaften des MOS-Transistors einer LDD-(Light Doped Drain; leicht dotierte Drain)-Struktur stabilisiert werden.
    • 2. Beschreibung des Standes der Technik
  • Die integrierten Halbleiter-Schaltungs-Bauelemente, welche mit einem Hochspannungs-MOS-Transistor versehen sind, wurden bisher in dem Gebiet von Treibern verwendet zum Betreiben von solchen Mikrocomputern und Flüssigkristall-Anzeigen, wenn sie darin einen FLT-(Fluorescent Light Tube; Leuchtstoffröhre)-Treiber beinhalten. Die Ziele, nämlich die Erhöhung der Spannungs-Differenz zwischen zwei Anschlüssen und Miniaturisierung, welche für die Transistoren primär festgelegt werden, sind physikalisch unvereinbare Anforderungen. Die Entwicklung der integrierten Halbleiter-Schaltungs- Bauelemente dieser Klasse umfasst deshalb verschiedene technische Probleme. Eines dieser Probleme betrifft den Leckstrom, welcher auftritt, wenn das Bauelement, welches den MOS-Transistor der so genannten LDD-Struktur zum Zweck der Miniaturisierung aufnimmt, in dem abgeschalteten Zustand ist. Dieses Problem wird nachfolgend unter Bezugnahme auf die Fig. 1 bis 5 beschrieben werden.
  • Bezugnehmend auf Fig. 1 ist eine P-Wanne 32 auf einem N-Typ-Si-Substrat 31 ausgebildet und ein Feldoxid-Film 33 ist in Bereichen ausgebildet, welche eine Element-Trennung erfordern, so wie z. B. die Grenze zwischen der P-Wanne 32 und dem N-Typ-Si-Substrat 31.
  • Der Umfang der P-Wanne 32 ist umgeben von dem Feldoxid-Film 33 und ein Gate isolierender Film 34B ist auf der Oberfläche der P-Wanne 32 ausgebildet. Eine Gate-Elektrode 35B ist auf dem Gate isolierenden Film 34B ausgebildet. In der Oberflächen-Schicht der P-Wanne 32 sind eine N-Typ-Source-Schicht 37 und eine N&supmin;-Typ-Drain-Schicht 38 ausgebildet durch Ionen-Implantation, um einander gegenüber zu liegen über die Gate-Elektrode 35B.
  • Des Weiteren ist der Feldoxid-Film 33 ausgebildet auf der Oberfläche des N- Typ-Si-Substrats 31, in welchem die P-Wanne 32 nicht ausgebildet ist, ein Gate isolierender Film 34A ist auf der Oberfläche des aktiven Bereichs ausgebildet, umgeben durch den Feldoxid-Film 33, und eine Gate-Elektrode 35A ist auf der Oberfläche des Gate isolierenden Films 35A ausgebildet, wie in Fig. 1 gezeigt.
  • Des Weiteren ist eine V-Drain-Schicht 36 ausgebildet auf der Oberfläche des N-Typ-Si-Substrats 31 und fällt ab bzw. beginnt auf einer Seite der Gate- Elektrode 35A. Ein CVD-Oxidfilm 39 ist so ausgebildet, um alle Oberflächen abzudecken, welche folglich ausgebildet sind.
  • Der CVD-Oxidfilm 39 in dem sicher stellenden (ensuing) Zustand wird geätzt, ohne den von dem Resist bzw. Fotolack abgedeckten Bereich davon, durch anisotropes Ätzen, wie z. B. das RiE (Reactive Ion Etching; reaktives Ionen- Ätzen), um seitliche Wand-Abstandselement-(spacer)-Filme 40 auszubilden, jeweils eines auf den seitlichen Wänden der Gate-Elektrode 35A, 35B, wie in Fig. 2 gezeigt. Während des Verfahrens dieses Ätzens wird die Oberfläche des Si-Substrats übergeätzt und Beschädigungs-Schichten 41, welche solche Defekte wie einen Kristall-Defekt enthalten, werden auf den geätzten Oberflächen ausgebildet durch das Auftreffen von Ionen, welche die Ätz-Art (species) sind.
  • Dann wird durch selektives Injizieren bzw. Einschießen von Atomen eines P+- Verunreinigungs- bzw. Dotierungstyps ein P&spplus;-Typ-Source-Bereich 42 ausgebildet auf der Oberfläche des N-Typ-Si-Substrats 31, gegenüberliegend dem V-Drain-Bereich 36 über die Gate-Elektrode 35A und zum gleichen Zeitpunkt wird ein P&spplus;-Typ-Drain-Bereich 43 ausgebildet in dem Oberflächenbereich des P&supmin;-Drain-Bereiches 36, wie in Fig. 3 gezeigt. Nachfolgend werden durch selektives Zuführen bzw. Einschießen von Verunreinigungs- bzw. Fremd-Atomen eines N&spplus;-Typs ein N&spplus;-Typ-Source- Bereich 44 und ein N&spplus;-Typ-Drain-Bereich 45 ausgebildet auf den P-Wannen 32 auf den gegenüber liegenden Seiten der Gate-Elektrode 35B.
  • Als Folge des oben beschriebenen Verfahrens wird ein P-Kanal- Hochspannungs-MOS-Transistor ausgebildet auf der Oberfläche des N-Typ-Si- Substrats 31 und ein N-Kanal-MOS-Transistor (Normalspannungs-MOS- Transistor) ist auf der Oberfläche der P-Wanne 32 ausgebildet.
  • Übrigens wurde bestätigt, dass bei dem Hochspannungs-MOS-Transistor, welcher ausgebildet wurde als Folge des oben beschriebenen Verfahrens, eine Beschädigungs-Schicht 41A, welche auf der Oberfläche der V-Typ-Drain- Schicht 36 ausgebildet werden soll, das Auftreten eines Leckstromes von der P -Typ-Drain-Schicht 36 zu dem N-Typ-Si-Substrat 31 induziert bzw. bewirkt.
  • Das Auftreten dieses Leckstromes kann logisch erklärt werden durch eine Annahme, dass, wenn eine hohe Spannung angelegt wird an die Drain des Hochspannungs-MOS-Transistors, in dem P--Typ-Drain-Bereich 36 eine Verarmung (depletion) von Trägern stattfindet und der Verarmungs-Bereich verbreitert sich so weit wie die Beschädigungs-Schicht 41A in der Nähe der Gate-Elektrode und als Ergebnis fließt der Generations-Strom, aufgetreten durch Rekombinations-Generations-Zentren auf Grund des Kristall-Defekts, unweigerlich von den Beschädigungs-Schichten 41 zu dem N-Typ-Si-Substrat 31.
  • Zum Zweck des Verhinderns dieses Leckstromes haben die Erfinder ein Verfahren untersucht, welches das Durchführen eines isotropen Ätzens aufweist, wie z. B. das Nass-Ätzen, was eine Ätz-Beschädigung nur selten verursacht und dadurch die Seitenwand-Abstandselement-Filme 40 ausbildet und nachfolgend die Beschädigungs-Schichten 41 entfernt, wie in Fig. 4 gezeigt, und danach die P&spplus;-Typ-Source-Schicht 42, die P&spplus;-Typ-Drain-Schicht 43, eine N&spplus;-Typ-Source-Schicht 44 und eine N&spplus;-Typ-Drain-Schicht 45 ausgebildet wird, wie in Fig. 5 gezeigt.
  • Dieses Verfahren hat zum Entfernen der Beschädigungs-Schichten geführt und als Ergebnis zum Verringern des oben erwähnten Leckstromes. Weil das isotrope Ätzen nur eine schlechte Steuerung bzw. Einstellung der Mengen der Si-Seiten-Ätzung ermöglicht, führt dies jedoch zu solchen Nachteilen, wie zum Nicht-Gleichförmigmachen der Intervalle (a) zwischen den benachbarten Kanten, weiche ausgebildet werden, wie in Fig. 4 gezeigt, durch das Ätzen und folglich zum Beeinträchtigen der Konstanz der Transistor-Kennlinien, wie der AN-Widerstand.
  • Übrigens, wenn das Entfernen der Beschädigungs-Schicht 41 der Si-Oberfläche bewirkt wird durch anisotropes Ätzen, kann die Arbeit des Ätzens ausgeführt werden als kritische Dimension, gesteuert ohne die Folge einer solchen schlechten Steuerung der Menge wie das Seiten-Ätzen. Das anisotrope Ätzen erlaubt jedoch nicht das perfekte Verhindern des Leckstromes, weil es die Beschädigung von Schichten wiederum mit sich bringt.
  • Des Weiteren kann ein Verfahren erhalten werden, welches das Ausbilden der Gate-Elektroden 35A, 35B mit Polysilizium umfasst und danach das Durchführen einer thermischen Oxidation und dadurch das Ausbilden eines relativ dicken Oxidfilmes auf der P&supmin;-Typ-Drain-Schicht 36 und folglich dem Verhindern, dass die P&supmin;-Typ-Drain-Schicht 36 freigelegt wird während des nachfolgenden Ablaufs des anisotropen Ätzens.
  • Wenn die Gates aus Polysilizium ausgebildet sind, haben sie jedoch einen Nachteil, dass sie jeden Versuch behindern, die Arbeitsgeschwindigkeit eines Bauelements zu erhöhen, weil die Polysilizium-Schichten einen solchen relativ hohen Widerstand aufweisen, welcher in den Bereich von 30 Ω/ fällt. Die Anpassung einer Polycide-Gate-Struktur, nämlich eine Zwei-Schicht-Struktur aus Wolfram und Polysilizium, welche einen niedrigen Widerstand in dem ungefähren Bereich von 8 bis 10 Ω/ bietet, verglichen zu den Polysilizium- Gates, wurde deshalb versucht. Das Anpassen dieser Struktur bringt jedoch das Problem mit sich, dass sich eine Wolfram-Polycide-Schicht von der Polysilizium-Schicht ablöst bzw. abblättert während des Verlaufs der thermischen Oxidation der Zwei-Schicht-Struktur. Deshalb kann die Polycide- Struktur die thermische Oxidation nicht verwenden.
  • Die US 5,216,272 offenbart einen MIS-Transistor mit einer hohen Widerstands- Spannung, umfassend einen Offset-Bereich und einen Doppel-Offset-Bereich in einem Bereich eines Halbleiter-Substrats. Der Offset-Bereich verbindet einen Drain-Bereich und der Doppel-Offset-Bereich überlappt mit dem Offset-Bereich.
  • Die EP 0 535 674 A2 offenbart ein Verfahren zur Herstellung eines asymmetrischen LDD-MOSFET des Typs, bei welchem eine diffundierte, niedrig dotierte Schicht nur auf der Drain-Seite vorgesehen ist. In dem MOSFET ausgebildeten Bereich wird nach dem Ausbilden einer Gate-Elektrode ein Fotoresist-Film, welcher eine Seitenwand der Gate-Elektrode und die Umgebung davon abdeckt, verwendet, eine Ionen-Implantation wird durchgeführt, um eine leicht dotierte diffundierte Schicht auszubilden und darüber wird ein Siliziumdioxid-Film selektiv gewachsen durch eine Flüssigphasen-Ablagerungs-Technik. Das Eintauchen eines Wafers in eine wässrige Säure-Lösung ruft die Trennungs-Ablagerung eines Siliziumdioxid- Films hervor. Keine Ablagerung auf der Oberfläche des Fotoresist-Filmes findet statt. Auf die übliche Art schreitet dann die Ausbildung eines Abstands- Elements durch anisotropes Ätzen fort, gefolgt durch stark dotierte Source- und Drain-Bereiche, um einen LDD-MOSFET mit verringertem parasitärem Source- Widerstand herzustellen.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist ein Ziel dieser Erfindung, ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements zur Verfügung zu stellen, welches mit einem MOS-Transistor mit Gate-Elektrode mit hoher Spannung und niedrigem Widerstand versehen ist, wobei das Verfahren gekennzeichnet ist durch das Verringern des Leckstromes in dem Hochspannungs-MOS-Transistor oder des Leckstromes in dem MOS-Transistor der LDD-Struktur, einen niedrigen Gate- Elektroden-Widerstand und auch eine Stabilisierung der Eigenschaften bzw. Kennlinien des MOS-Transistors der LDD-Struktur.
  • Verfahren zur Herstellung eines Hochspannungs-MOS-Transistors gemäß der vorliegenden Erfindung sind in den Ansprüchen 1 und 3 definiert.
  • In Übereinstimmung mit dieser Erfindung ist die Oberfläche des leicht dotierten Drain-Bereichs nicht bedeckt mit einem Oxid durch den Ätz-Schritt, weil das Ausbilden eines seitlichen Wand-Abstandselements (spacer) für den Hochspannungs-MOS-Transistor implementiert wird durch das Ausbilden eines isolierenden Filmes als ein Bestandteil des seitlichen Abstandselements, Ausbilden eines Resist-Films bzw. Fotolack-Filmes zum Abdecken von mindestens des Teils des isolierenden Filmes, welcher über einem leicht dotierten Drain-Bereich liegt, in der Nähe einer Gate-Elektrode, und Ätzen des isolierenden Filmes, wie maskiert durch den Resist-Film, und folglich Ausbilden eines seitlichen Wand-Abstandselements, erhalten von dem isolierenden Film auf der Gate-Elektrode. Deshalb wird die Oberfläche nicht beschädigt durch das geladene Ätz-Ion.
  • Diese Erfindung ermöglicht deshalb den Ausschluss des Leckstromes, welcher entstehend auf Grund der Beschädigung auf der Oberfläche des leicht dotierten Drain-Bereichs in der Nähe der Gate-Elektrode, wenn das Bauelement in dem abgeschalteten Zustand ist.
    • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Fig. 1 ist ein erster Querschnitt und zeigt ein Verfahren zur Herstellung eines herkömmlichen integrierten Halbleiter-Schaltungs-Bauelements.
  • Fig. 2 ist ein zweiter Querschnitt und zeigt ein Verfahren zur Herstellung eines herkömmlichen Halbleiter-Schaltungs-Bauelements.
  • Fig. 3 ist ein dritter Querschnitt und zeigt ein Verfahren zur Herstellung eines herkömmlichen Halbleiter-Schaltungs-Bauelements.
  • Fig. 4 ist ein vierter Querschnitt und zeigt ein Verfahren zur Herstellung eines anderen herkömmlichen integrierten Halbleiter-Schaltungs-Bauelements.
  • Fig. 5 ist ein zweiter Querschnitt und zeigt ein Verfahren zur Herstellung eines anderen herkömmlichen integrierten Halbleiter-Schaltungs-Bauelements.
  • Fig. 6 ist ein erster Querschnitt und zeigt ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements gemäß einer Ausführungsform dieser Erfindung.
  • Fig. 7 ist ein zweiter Querschnitt und zeigt ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements gemäß der Ausführungsform dieser Erfindung.
  • Fig. 8 ist ein dritter Querschnitt und zeigt ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements gemäß der Ausführungsform dieser Erfindung.
  • Fig. 9 ist ein vierter Querschnitt und zeigt ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements gemäß der Ausführungsform dieser Erfindung.
  • Fig. 10 ist ein fünfter Querschnitt und zeigt ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements gemäß der Ausführungsform dieser Erfindung.
  • Fig. 11 ist ein sechster Querschnitt und zeigt ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements gemäß der Ausführungsform dieser Erfindung.
  • Fig. 12 ist ein siebter Querschnitt und zeigt ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements gemäß der Ausführungsform dieser Erfindung.
  • Fig. 13 ist ein achter Querschnitt und zeigt ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements gemäß der Ausführungsform dieser Erfindung.
  • Fig. 14 ist ein neunter Querschnitt und zeigt ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements gemäß der Ausführungsform dieser Erfindung.
  • Fig. 15 ist ein erstes Diagramm und zeigt die Ergebnisse einer Messung eines herkömmlichen Hochspannungs-MOS-Transistors für Leckstrom.
  • Fig. 16 ist ein zweites Diagramm und zeigt die Ergebnisse einer Messung eines herkömmlichen Hochspannungs-MOS-Transistors für Leckstrom.
  • Fig. 17 ist ein Diagramm und zeigt die Ergebnisse einer Messung eines Hochspannungs-MOS-Transistors gemäß einer Ausführungsform dieser Erfindung für Leckstrom.
  • Fig. 18 ist ein zehnter Querschnitt und zeigt ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltungs-Bauelements gemäß einer Ausführungsform dieser Erfindung.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Jetzt wird ein Verfahren zur Herstellung gemäß einer Ausführungsform dieser Erfindung im Detail nachfolgend beschrieben werden.
  • Die integrierten Halbleiter-Schaltungs-Bauelemente, welche herstellbar sind durch dieses Verfahren der Herstellung, umfassend Hochspannungs- Transistoren und CMOS-Transistoren. Die folgende Beschreibung dieses Verfahrens der Herstellung deckt ausschließlich den n-Kanal-MOS-Transistor ab, lässt jedoch den p-Kanal-MOS-Transistor aus.
  • Zuerst wird, wie in Fig. 6 gezeigt, eine P-Wanne 2 ausgebildet durch Zuführen bzw. Einfügen und Diffundieren von Bor in einem Teil des Bereichs des N-Typ- Substrats, ein Feldoxid-Film 3 wird ausgebildet durch das selektive Oxidations- Verfahren, und die Oberfläche des Substrats 1 wird thermisch oxidiert, um einen ersten und einen zweiten Gate isolierenden Film 4A, 4B auszubilden, ungefähr 150 Å (1 nm = 10 Å) dick, in dem Bereich, welcher anders ist als derjenige des Feldoxid-Films 3. Der erste Gate isolierende Film 4A ist bestimmt, um einen Gate isolierenden Film des P-Kanal-Hochspannungs-MOS- Transistors auszubilden und der zweite Gate isolierende Film 4B ist bestimmt, um einen Gate isolierenden Film des Normalspannungs-N-Kanal-MOS- Transistors auszubilden.
  • Als Nächstes werden, wie in Fig. 7 gezeigt, eine erste und eine zweite Gate- Elektrode 5A, 5B ausgebildet, jeweils auf dem ersten und dem zweiten Gate isolierenden Film 4A, 4B. Damit diese Bauelemente eine erhöhte Betriebsgeschwindigkeit erreichen können, übernehmen diese ersten und zweiten Gate-Elektroden 5A, 5B z. B. die so genannte Polycide-Struktur, welche ausgebildet ist durch das Überlagern eines hoch schmelzenden Metalls, wie z. B. Wolfram-Silicid oder Polysilizium.
  • Dann wird ein leicht dotierter Drain-Bereich vom P&supmin;-Typ ausgebildet auf einer Seite der ersten Gate-Elektrode 5A durch eine selektive Ionen-Implantation von Bor (B+) mit niedriger Dosis bei der angezeigten Stelle. Dieser Drain-Bereich 6 vom P&supmin;-Typ soll zum Abschwächen bzw. Mäßigen des elektrischen Feldes dienen, erzeugt durch den Einsatz einer Hochspannung an der Drain. Die Bedingungen für die Ionen-Implantation und die Bedingungen für die nachfolgende Diffusion sind so bestimmt, um die Spezifikation für eine hohe Spannung zu treffen.
  • Um die Widerstandsfähigkeit bis 50 V zu garantieren, wird z. B. die Menge des zu implantierenden Bors festgelegt auf 3,5 · 10¹²/cm² und die Beschleunigungsenergie auf 35 keV und die nachfolgende Diffusion von Bor wird durchgeführt bei 1100ºC für ungefähr 18 Stunden. Als Ergebnis wird der V -Typ-Drain-Bereich 6 ausgebildet, wie diffundiert in einer Verbindungstiefe von ungefähr 2 um und einer Verbindungsbreite von 1,6 um. Obwohl diese Ausführungsform der Erfindung diesen Schritt auf die Ausbildung des P&supmin;-Typ- Drain-Bereichs 6 allein begrenzt, kann dieser Schritt weiterhin das gleichzeitige Ausbilden eines P&supmin;-Typ-Source-Bereichs umfassen, gegenüberliegend zu dem P&supmin;-Typ-Drain-Bereich 6 über die Gate-Elektrode 5A.
  • Dann werden ein N&supmin;-Typ-Source-Bereich 7 und ein N&supmin;-Typ-Drain-Bereich 8 ausgebildet auf den gegenüber liegenden Seiten der zweiten Gate-Elektrode 5B, wie in Fig. 8 gezeigt, durch selektives Zuführen eines Fremd-Atoms vom N- Typ bei den angezeigten Stellen.
  • Nachfolgend wird ein CVD-Oxidfilm 9 ausgebildet auf der gesamten Oberfläche einschließlich der ersten und der zweiten Gate-Elektrode 5A, 5B durch die LPCVD-(Low Pressure Chemical Vapor Deposition; chemisches Niederdruck- Aufdampfen)-Technik und danach wird ein Resist-Film 10 ausgebildet auf der gesamten Oberfläche des CVD-Oxidfilms 9 und wird selektiv ausgebildet durch Fotolithografie-Verfahren, um so den Umfangsteil des V-Typ-Drain-Bereichs 6 zu umgeben und eine Öffnung 11 in dem zentralen bzw. Mittel-Teil des P&supmin;-Typ- Drain-Bereiches auszubilden, wie in Fig. 9 gezeigt.
  • Diese Öffnung 11 ist bei einer Position ausgebildet, welche um 8 um getrennt bzw. entfernt ist von dem End-Teil der ersten Gate-Elektrode 5A und um 8 um von dem End-Teil des Feldoxid-Films 3 und erstreckt sich um 6 um in die seitliche bzw. laterale Richtung. Diese Dimensionen sind variabel proportional zu der Dicke der Gate isolierenden Filme 4A, 4B. Wenn die Dicke der Gate isolierenden Filme 4A, 4B 440 Å beträgt, ist es z. B. ausreichend, die Öffnung 11 bei einer Position auszubilden, welche um ungefähr 3,8 um von dem End-Teil der ersten Gate-Elektrode 5A entfernt ist und um ungefähr 3,8 um von dem End-Teil des Feldoxid-Films 3 und mit einer lateralen bzw. seitlichen Ausdehnung von ungefähr 3,6 um.
  • Dann wird der CVD-Oxidfilm 9 anisotrop geätzt mit einem gemischten Gas, wie z. B. CHF&sub3; oder CF&sub4;, wie in Fig. 10 gezeigt. Als Ergebnis wird ein seitlicher bzw. lateraler Wand-Abstandselement-(spacer)-Film 12 ausgebildet auf jeder der seitlichen Wände der zweiten Gate-Elektrode 5B und ein seitliches Wand- Abstandselement 12 wird auch ausgebildet auf einer seitlichen Wand der ersten Gate-Elektrode 5A. Obwohl die Verwendung des gemischten Gases, wie z. B. CHF&sub3; oder CF&sub4; hier angegeben wird, ist dies nicht kritisch bzw. wesentlich für die vorliegende Erfindung.
  • Bei diesem Ätz-Schritt wird der CVD-Oxidfilm 9 entfernt, eine Öffnung 13 wird ausgebildet, und die Oberfläche des V-Drain-Bereiches 6 wird freigelegt in dem Bereich, in welchem die Öffnung 11 ausgebildet wurde, in dem Resist-Film 10. Die freigelegte Oberfläche würde eine Beschädigung zeigen, wenn diese eine während der Ätz-Arbeit erleiden würde. Weil die Fläche bzw. der Bereich, welcher den V-Typ-Drain-Bereich 6 umfasst und einschließlich der Nachbarschaft bzw. Umgebung der Gate-Elektrode 5A und diejenige des Feldoxid-Filmes 3 beschichtet ist mit dem Resist-Film 10, liegt der diskutierte Ätz-Schritt weder den Bereich frei, welcher den P&supmin;-Typ-Drain-Bereich 6 umgibt, noch fügt er irgendeinen Ätz-Schaden in diesem Bereich zu.
  • Das Verfahren der Herstellung gemäß der vorliegenden Erfindung verhindert deshalb, dass der oben erwähnte Ätz-Schritt eine Beschädigungs-Schicht erzeugt durch Ätzen der Oberfläche in dem Bereich, welcher den R-Typ-Drain- Bereich 6 umgibt und einschließlich der Nachbarschaft bzw. Umgebung der Gate-Elektrode 5B und der des Feldoxid-Films 3. Es ist dementsprechend möglich, den Leckstrom zu verringern, welcher zuvor verursacht wurde durch diese Beschädigungs-Schicht, während das Bauelement in dem abgeschalteten Zustand ist.
  • Dann wird der Resist-Film 10 entfernt, ein P&spplus;-Typ-Source-Bereich 15 wird ausgebildet durch Abdecken der P-Wanne 2 mit einem Resist-Film 14 und Ionen-Implantieren von BF&sub2;&spplus;, einer P-Typ-Verunreinigung und zur gleichen Zeit wird ein P&spplus;-Typ-Drain-Bereich 16 ausgebildet durch Ionen-Implantieren des BF&sub2;&spplus; über bzw. durch die Öffnung 13 unter den Bedingungen einer Dosis von 2 · 10¹&sup5;/cm² und einer Beschleunigungs-Energie von 60 keV, wie in Fig. 11 gezeigt.
  • Dann wird der Resist-Film 14 entfernt, der Bereich des Substrats 1, bei welchem die P-Wanne 2 fehlt, ist bzw. wird bedeckt mit einem Resist-Film 17 und ein N&spplus;-Typ-Source-Bereich 18 und ein N&spplus;-Typ-Drain-Bereich 19 werden mehrfach ausgebildet auf den gegenüber liegenden Seiten der zweiten Gate- Elektrode 5B durch Implantieren eines As&spplus;-Ions unter den Bedingungen einer Dosis von 5 · 10¹&sup5;/cm² und einer Beschleunigungs-Energie von 80 keV, wie in Fig. 12 gezeigt.
  • Nachfolgend wird der Resist-Film 17 entfernt, ein Zwischenschicht-Isolations- Film 20 aus BPSG wird ausgebildet auf der gesamten Oberfläche durch die CVD-Technik bei Normaldruck, und dieser Film 10 wird selektiv geätzt, um Kontaktlöcher 21, 22, 23 und 24 jeweils auf dem P&spplus;-Typ-Source-Bereich 15, der P&spplus;-Typ-Drain-Schicht 16, dem N&spplus;-Typ-Source-Bereich 18 und dem N&spplus;-Typ- Drain-Bereich 19 auszubilden, wie in Fig. 13 gezeigt.
  • Dann werden Elektroden-Schichten 25, 26, 27 und 28, geeignet um den P&spplus;- Typ-Source-Bereich 15 zu kontaktieren, den P&spplus;-Typ-Drain-Bereich 16, den N&spplus;- Typ-Source-Bereich 18 und den N&spplus;-Typ-Drain-Bereich 19, jeweils ausgebildet über bzw. durch die Kontaktlöcher 21, 22, 23 und 24, wie in Fig. 14 gezeigt. Ein integriertes Halbleiter-Schaltungs-Bauelement, welches mit beiden versehen ist, einem CMOS, welcher darin einen Normalspannungs-n-MOS-Transistor und einen p-Kanal-Hochspannungs-MOS-Transistor enthält, ist deshalb fertig gestellt.
  • Die oben beschriebene Ausführungsform erlaubt die Miniaturisierung des Bauelements, weil der gewöhnliche Transistor die so genannte LDD-Struktur annimmt, und ermöglicht auch das Verhindern des Leckstromes auf Grund eines Kristall-Defekts, weil die Oberfläche des P&supmin;-Typ-Drain-Bereichs 6 dem Ätzen während der Ausbildung der lateralen bzw. seitlichen Wand- Abstandselement-(spacer)-Filme 12 entgeht. Des Weiteren ist die Wahrscheinlichkeit, dass der P&spplus;-Typ-Drain-Bereich 16 unter einer Fehlausrichtung leidet, Null, weil der P&spplus;-Typ-Drain-Bereich 16 ausgebildet wird durch die Ionen-Implantation durch den Implantations-Mund bzw. die Implantations-Öffnung 13.
  • Um den Effekt dieser Erfindung zu bestätigen, wurde der Leckstrom des Hochspannungs-MOS-Transistors gemessen. Die Ergebnisse dieser Messung sind in den Fig. 15 bis 17 gezeigt. Bei dem Test wurden die Source, Gate und das N-Typ-Substrat des Hochspannungs-MOSFET geerdet gehalten und währenddessen wurde eine negative Spannung VD angelegt an die Drain und der Drainstrom ID wurde gemessen. Die Kanallänge des Transistors war ungefähr 3 um und die Kanalbreite davon war ungefähr 50 um.
  • Fig. 15 stellt die Ergebnisse der Messung dar, durchgeführt bei dem herkömmlichen Hochspannungs-Transistor mit dem P&supmin;-Drain-Bereich in einem geätzten Zustand, was das Auftreten eines großen Leckstromes in der Größenordnung von 1 · 10&supmin;&sup9; A anzeigt. Fig. 16 stellt die Ergebnisse dar, welche erhalten wurden bei den herkömmlichen Transistoren mit einer Ätz- Beschädigungs-Schicht, behandelt durch isotropes Ätzen, wie beschrieben unter Bezugnahme auf die Fig. 4 und Fig. 5, welche das Auftreten eines noch großen Leckstroms in der Größenordnung von 1 · 10&supmin;¹¹ A zeigen.
  • Fig. 17 zeigt die Ergebnisse, welche erhalten wurden bei dem Produkt der vorliegenden Ausführungsform. Die Daten zeigen, dass der Leckstrom niedriger lag als 1 · 10&supmin;¹² A, eine Größenordnung merkbar niedriger als diejenige der herkömmlichen Bauelemente.
  • Bei der vorliegenden Ausführungsform haben der erste Gate isolierende Film 4A und der zweite Gate isolierende Film 4B eine gleiche Dicke. Wenn der zweite Gate isolierende Film 4B der Normalspannung ausgebildet ist mit einer Dicke von 150 Å, wird z. B. ein solches integriertes Halbleiter-Schaltungs- Bauelement geeignet ausgebildet, wie es in Fig. 18 gezeigt ist, indem dem ersten Gate isolierenden Film 4A des Hochspannungs-MOS-Transistors eine Dicke von z. B. 400 Å gegeben wird, eine größere Dicke als der Gate isolierende Film der Normalspannung, um eine erforderliche Widerstandsspannung sicher zu stellen. Diese Erhöhung der Dicke des ersten Gate isolierenden Films 4A führt zu einem weiteren Anreichern bzw. Steigen der TDDB-(Time Dependent Dielectric Breakdown; zeitabhängiger dielektrischer Durchbruch)-Kennlinien des diskutierten Hochspannungs-MOS-Transistors.
  • Dieser Vorteil wird erzielt z. B. durch ein Verfahren, welches das versuchsweise Oxidieren des gesamten Bereichs der Gates umfasst, dann Entfernen der Gate isolierenden Filme des N-Kanal- und des P-Kanal- Normalspannungs-MOS-Transistors außer der eines Hochspannungs- Transistors unter Verwendung einer Resist-Maske und Entfernen des Resists und danach Wiederholen der Oxidation der Gates.

Claims (5)

1. Verfahren zur Herstellung eines Hochspannungs-MOS-Transistors mit den Schritten:
Ausbildung eines gate-isolierenden Films (4A) auf einem Halbleiter- Substrat (1) von einem ersten Leitfähigkeitstyp und Ausbildung einer Gate-Elektrode (5A) auf dem gate-isolierendem Film (4A);
selektive Einführung eines Verunreinigungs-Atoms vom zweiten Leitfähigkeitstyp mit geringer Konzentration in das Halbleiter-Substrat (1), so dass ein solcher Drain-Bereich (6) mit geringer Verunreinigungs- Konzentration auf der Oberfläche des Halbleiter-Substrates (1) ausgebildet werden kann, dass er an den Endteil der Gate-Elektrode (5A) angepasst ist;
Ausbilden eines isolierenden Films (9), der die Gate-Elektrode (5A) und den gate-isolierenden Film (4A) bedeckt;
Ausbilden eines Schutzschicht- bzw. Resist-Films (10), der den isolierenden Film (9) bedeckt, in dem Bereich, in dem der Drain-Bereich (6) mit geringer Verunreinigungs-Konzentration vorhanden ist;
Ausbilden des Resist-Films (10) so, dass eine Öffnung (11) in dem Resist über einem Teil der Fläche erzeugt wird, in der der Drain-Bereich (6) mit geringer Verunreinigungskonzentration vorhanden ist und der Resist-Film (10) über dem Drain-Bereich (6) mit geringer Verunreinigungskonzentration in der Nähe der Gate-Elektrode (5A) liegt und sich von der Öffnung über einen Teil der Gate-Elektrode erstreckt, um den isolierenden Film (9) freizulegen, der sich über der Fläche des auszubildenden Source-Bereichs (15) und der benachbarten Wand der Gate-Elektrode befindet;
Ätzen des isolierenden Films (9) unter Verwendung des Resist-Films (10) als Ätzmaske und dadurch Ausbilden eines seitlichen Wand- Abstandsstücks (12) des isolierenden Films auf der benachbarten Wand der Gate-Elektrode (5A) und gleichzeitiges Entfernen des isolierenden Films (9) unter der Öffnung über einem Teil der Fläche, in der der Drain- Bereich (6) mit geringer Verunreinigungskonzentration vorhanden ist;
und
Einführen einer Verunreinigung vom zweiten Leitfähigkeitstyp mit hoher Konzentration unter Verwendung der Gate-Elektrode (5A) und des isolierenden Films als eine Einführungs-Maske und dadurch Ausbilden eines Source-Bereichs (15) mit hoher Verunreinigungs-Konzentration auf dem Halbleiter-Substrat (1) auf der dem Drain-Bereich (6) mit geringer Verunreinigungskonzentration gegenüberliegenden Seite über die Gate- Elektrode (5A) und gleichzeitig Ausbilden eines Drain-Bereichs (16) mit hoher Verunreinigungskonzentration in dem Oberflächen-Bereich des Drain-Bereiches (6) mit geringer Verunreinigungs-Konzentration.
2. Verfahren nach Anspruch 1, wobei die Öffnung (11), die bei dem Schritt der Ausbildung einer Öffnung (11) in einem Teil der Fläche erzeugt wird, in der der Drain-Bereich (6) mit geringer Verunreinigungs-Konzentration in dem Resistfilm (10) ausgebildet wird, im Wesentlichen in der Mitte der Fläche erzeugt wird, in der der Drainbereich (6) mit geringer Verunreinigungskonzentration ausgebildet wird.
3. Verfahren zur Herstellung eines integrierten Halbleiterschaltungsbauelements, das mit einem Hochspannungs-MOS-Transistor und einem Normalspannungs-MOS-Transistor versehen ist, mit den Schritten:
Ausbildung eines Wannen-Bereichs (2) vom zweiten Leitfähigkeitstyp auf einem Halbleiter-Substrat (1) vom ersten Leitfähigkeitstyp durch die Einführung von Verunreinigungs-Atomen vom zweiten Leitfähigkeitstyp;
Ausbildung eines selektiven Oxidfilms (3) auf der Oberfläche des Halbleitersubstrats (1) und dadurch Auftrennung des Halbleiter-Substrats (1) in eine Fläche mit der Wanne (2) vom zweiten Leitfähigkeitstyp und eine Fläche ohne Wanne vom zweiten Leitfähigkeitstyp;
Ausbildung eines ersten gate-isolierenden Films (4A) auf der Oberfläche des Halbleitersubstrats (1) in dem Flächenbereich, in dem der Wannenbereich (2) vom zweiten Leitfähigkeitstyp nicht ausgebildet ist, und eines zweiten gate-isolierenden Films (4B) auf der Oberfläche des Wannenbereichs (2) vom zweiten Leitfähigkeitstyp;
Ausbilden einer ersten Gate-Elektrode (5A) auf dem ersten gateisolierenden Film (4A) und einer zweiten Gate-Elektrode (5B) auf dem zweiten gate-isolierenden Film (4B);
selektive Einführung von Verunreinigungsatomen vom zweiten Leitfähigkeitstyp, so dass sie dem Ende der ersten Gate-Elektrode (5A) angepasst sind, und dadurch Ausbilden eines Drain-Bereichs (6) mit niedriger Verunreinigungs-Konzentration des Hochspannungs-MOS-Transistors;
selektive Einführung von Verunreinigungsatomen vom ersten Leitfähigkeitstyp, so dass sie dem Ende der zweiten Gate-Elektrode (5B) angepasst sind, und dadurch Ausbilden eines Source/Drain-Bereichs (7, 8) mit geringer Verunreinigungskonzentration des Normalspannungs-MOS- Transistors;
Ausbilden eines isolierenden Films (9), so dass er den selektiven Oxidfilm (3), die erste und zweite Gate-Elektrode (5A, 5B) und den ersten und zweiten gate-isolierenden Film (4A, 4B) bedeckt;
Ausbilden eines Schutzschicht- bzw. Resist-Films (10) zum Abdecken des isolierenden Films (9) in dem Flächenbereich, in dem der Drain- Bereich (6) mit geringer Verunreinigungs-Konzentration ausgebildet ist;
Ausbilden des Resistfilms (10) so, dass eine Öffnung (11) in dem Resist-Film über einem Teil des Flächenbereiches ausgebildet wird, in der der Drain-Bereich (6) mit geringer Verunreinigungs-Konzentration vorhanden ist;
wobei der Resist-Film (10) über dem Drain-Bereich (6) mit geringer Verunreinigungskonzentration in der Nähe der Gate-Elektrode (5A) liegt und sich von der Öffnung über einen Teil der Gate-Elektrode erstreckt, um den isolierenden Film (9) freizulegen, der über der Fläche des zu formenden Source-Bereiches (15) und der benachbarten Wand der Gate- Elektrode angeordnet ist;
anisotropes Ätzen des isolierenden Films (9) unter Verwendung des Resist-Films (10) als Ätzmaske und dadurch Ausbilden von seitlichen Wand-Abstandsstücken (12) des isolierenden Films (9) auf der benachbarten Wand der ersten Gate-Elektrode (5A) und den seitlichen Wänden der zweiten Gate-Elektrode (5B) und gleichzeitig Ausbilden eines Implantations-Lochs (13) in dem isolierenden Film (9) in dem Flächenbereich, in dem die Öffnung (11) vorhanden ist;
Einführen von Verunreinigungs-Atomen vom zweiten Leitfähigkeitstyp und dadurch Ausbilden eines solchen Source-Bereiches (15) in dem Oberflächenbereich des Halbleitersubstrates (1), dass er an die erste Gate-Elektrode (5A) angepasst ist, und gleichzeitig Ausbilden eines Drain- Bereiches (16) mit hoher Verunreinigungs-Konzentration auf der Oberfläche des Drain-Bereiches (6) mit geringer Verunreinigungskonzentration in dem Bereich, in dem das Implantations-Loch (13) ausgebildet ist, und anschließendes Ausbilden eines Hochspannungs-MOS-Transistors; und
Einführen von Verunreinigungsatomen vom ersten Leitfähigkeitstyp in die Wanne (2) vom zweiten Leitfähigkeitstyp, so dass sie an das Ende der zweiten Gate-Elektrode (5B) angepasst sind, und anschließendes Ausbilden eines Source/Drain-Bereiches (18, 19) des Normalspannungs- MOS-Transistors.
4. Verfahren nach Anspruch 3, wobei die Öffnung (11), die bei dem Schritt der Ausbildung eine Öffnung in dem Resist-Film (10) erzeugt wird, der über einem Teil des Flächenbereiches existiert, indem der Drain-Bereich (6) mit geringer Verunreinigungs-Konzentration ausgebildet wird, im Wesentlichen in der Mitte des Flächenbereiches hergestellt wird, in dem der Drain-Bereich (6) mit geringer Verunreinigungskonzentration ausgebildet wird.
5. Verfahren nach Anspruch 3, wobei ein CVD Oxidfilm durch eine CVD Technik bei dem Schritt der Ausbildung eines isolierenden Films (9) zum Abdecken der ersten und der zweiten Gate-Elektrode (5A, 5B) und des ersten und zweiten gate-isolierenden Films (4A, 4B) ausgebildet wird.
DE69617131T 1995-07-31 1996-07-31 Verfahren zur Herstellung eines integrierten Halbleiterschaltungsbauelements, das mit einem Hochspannungs-MOS-Transistor versehen ist Expired - Fee Related DE69617131T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP07195093A JP3143366B2 (ja) 1995-07-31 1995-07-31 Ｃｍｏｓ半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE69617131D1 DE69617131D1 (de) 2002-01-03
DE69617131T2 true DE69617131T2 (de) 2002-07-18

Family

ID=16335420

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69617131T Expired - Fee Related DE69617131T2 (de) 1995-07-31 1996-07-31 Verfahren zur Herstellung eines integrierten Halbleiterschaltungsbauelements, das mit einem Hochspannungs-MOS-Transistor versehen ist

Country Status (5)

Country Link
US (1) US5940708A (de)
EP (1) EP0757391B1 (de)
JP (1) JP3143366B2 (de)
KR (1) KR100200457B1 (de)
DE (1) DE69617131T2 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100415191B1 (ko) * 1997-06-25 2004-03-26 삼성전자주식회사 비대칭형 씨모스 트랜지스터의 제조 방법
US6605845B1 (en) * 1997-09-30 2003-08-12 Intel Corporation Asymmetric MOSFET using spacer gate technique
JP3527148B2 (ja) * 1999-09-24 2004-05-17 日本電気株式会社 半導体装置の製造方法
JP2005191228A (ja) 2003-12-25 2005-07-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4718894B2 (ja) * 2005-05-19 2011-07-06 株式会社東芝 半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2947350A1 (de) * 1979-11-23 1981-05-27 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mnos-speichertransistoren mit sehr kurzer kanallaenge in silizium-gate-technologie
JPS6295873A (ja) * 1985-10-23 1987-05-02 Hitachi Ltd 電界効果トランジスタ
US5015595A (en) * 1988-09-09 1991-05-14 Advanced Micro Devices, Inc. Method of making a high performance MOS device having both P- and N-LDD regions using single photoresist mask
US5234853A (en) * 1990-03-05 1993-08-10 Fujitsu Limited Method of producing a high voltage MOS transistor
JP2545762B2 (ja) * 1990-04-13 1996-10-23 日本電装株式会社 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法
JPH05267604A (ja) * 1991-05-08 1993-10-15 Seiko Instr Inc 半導体装置の製造方法
KR960012587B1 (ko) * 1991-10-01 1996-09-23 니뽄 덴끼 가부시끼가이샤 비대칭적으로 얇게 도핑된 드레인-금속 산화물 반도체 전계효과 트랜지스터(ldd-mosfet) 제조 방법
JP3163694B2 (ja) * 1991-12-06 2001-05-08 ソニー株式会社 半導体装置及びその製法
JP3216206B2 (ja) * 1992-03-30 2001-10-09 株式会社デンソー 半導体装置及びその製造方法
US5322804A (en) * 1992-05-12 1994-06-21 Harris Corporation Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps
JPH05343670A (ja) * 1992-06-10 1993-12-24 Sony Corp オフセット構造のｍｏｓトランジスタおよびその製造方法
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
JPH0758212A (ja) * 1993-08-19 1995-03-03 Sony Corp Ｃｍｏｓ集積回路
JP2981717B2 (ja) * 1994-09-02 1999-11-22 セイコーインスツルメンツ株式会社 半導体集積回路装置

Also Published As

Publication number Publication date
EP0757391A3 (de) 1998-12-23
JPH0945790A (ja) 1997-02-14
JP3143366B2 (ja) 2001-03-07
US5940708A (en) 1999-08-17
EP0757391B1 (de) 2001-11-21
DE69617131D1 (de) 2002-01-03
KR970008643A (ko) 1997-02-24
KR100200457B1 (ko) 1999-07-01
EP0757391A2 (de) 1997-02-05

Similar Documents

Publication Publication Date Title
DE4224793C2 (de) Dünnfilmfeldeffektelement und Herstellungsverfahren dafür
DE69710745T2 (de) Verfahren zur Herstellung eines selbstjustierten kurzkanal- VMOS feldeffekttransistors
DE69111929T2 (de) Halbleiteranordnung auf einem dielektrischen isolierten Substrat.
DE69224453T2 (de) Verfahren zur Herstellung von einem LDD-MOSFET
DE69901657T2 (de) Herstellungsverfahren für selbstjustierende lokale Zwischenverbindung
DE3937502C2 (de) Isoliereinrichtung für eine integrierte Schaltung und Verfahren zu deren Herstellung
EP0244607A1 (de) Verfahren zum Herstellen von optimierten komplementären MOS-Feldeffekttransistoren in VLSI-Technik
DE3930016C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE69938381T2 (de) Herstellung einer LDD Struktur für eine Schutzschaltung gegen elektrostatische Entladungen (ESD)
DE3942648A1 (de) Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung
DE4101130C2 (de) MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung
DE69022346T2 (de) MOS-Feldeffekttransistor und Verfahren zur Herstellung.
EP0764982B1 (de) Verfahren zur Herstellung einer integrierten CMOS-Schaltung
DE19615692A1 (de) Halbleitervorrichtung, die einen Elementtrennfilm mit einer flachen oberen Oberfläche enthält, und Herstellungsverfahren derselben
DE69032074T2 (de) Verfahren zur Herstellung eines Halbleiterbauteils
DE69413861T2 (de) Herstellungsverfahren von Kontakten zu Source- und Drainbereichen
DE102008039881A1 (de) Graben-Transistor und Verfahren zur Herstellung desselben
DE19825524A1 (de) Dünnfilmtransistor und Verfahren zu seiner Herstellung
DE3888457T2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung.
DE69226569T2 (de) Selbstjustierender Polysilizium-T-Gatekontakt
DE69617131T2 (de) Verfahren zur Herstellung eines integrierten Halbleiterschaltungsbauelements, das mit einem Hochspannungs-MOS-Transistor versehen ist
DE3932445C2 (de) Komplementäre Halbleitereinrichtung mit einem verbesserten Isolationsbereich
DE4415955A1 (de) Verfahren zur Herstellung eines Halbleiter-MOS-Transistors
DE69322024T2 (de) Verfahren zur Herstellung eines leitenden Kontakts auf einem Halbleiterkörper
DE69623440T2 (de) Verfahren zur herstellung von transistoren in einem peripheren schaltkreis

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee