DE19825524A1 - Dünnfilmtransistor und Verfahren zu seiner Herstellung - Google Patents
Dünnfilmtransistor und Verfahren zu seiner HerstellungInfo
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Description
Die Erfindung bezieht sich auf eine Halbleitereinrichtung und insbeson
dere auf einen Dünnfilmtransistor sowie auf ein Verfahren zu seiner Her
stellung zwecks Verbesserung der Zuverlässigkeit der Halbleitereinrich
tung.
Anstelle eines CMOS Lasttransistors oder eines Lastwiderstandes wird
häufig ein Dünnfilmtransistor (nachfolgend als TFT bezeichnet) in einer
SRAM Zelle der 4M Klasse bzw. der 16M Klasse oder darüber benutzt. Er
kann darüber hinaus als Schalteinrichtung verwendet werden, um Bildda
tensignale jeweiliger Pixelbereiche in einer Flüssigkeitsanzeigeeinrich
tung zu schalten. So kommt z. B. ein PMOS TFT in einer SRAM Zelle zum
Einsatz, um den in einem Lastwiderstand fließenden Ausschaltstrom zu
reduzieren und den Einschaltstrom zu erhöhen. Es ergibt sich somit ein
verminderter Leistungsverbrauch bei gleichzeitig verbesserten Speicher
eigenschaften, so daß eine SRAM Zelle mit hoher Qualität erhalten wird.
In einer derartigen SRAM Zelle stellt ein sogenannter Offset- oder Verset
zungsbereich des TFTs einen wichtiger Faktor zur Stabilisierung der
SRAM Zelle dar. Es ist daher wichtig, den Offset- bzw. Versetzungsbereich
exakt einzustellen, ohne daß er während der Herstellung des TFTs verän
dert wird.
Ein konventioneller TFT und ein Verfahren zu seiner Herstellung werden
nachfolgend unter Bezugnahme auf die Zeichnung näher erläutert.
Die Fig. 1 zeigt einen Querschnitt durch den konventionellen TFT, der
folgende Elemente aufweist: eine Isolationsschicht 21, eine in einem vor
bestimmten Bereich der Isolationsschicht 21 ausgebildete Gate-Elektrode
22a, einen Gate-Isolationsfilm 24, der auf der Isolationsschicht 21 und der
Gate-Elektrode 22a liegt, eine Drain-Elektrode 25b auf dem Gate-Isola
tionsfilm 24, die gegenüber der Gate-Elektrode 22a beabstandet ist, eine
Source-Elektrode 25a auf dem Gate-Isolationsfilm 24, die die Gate-Elek
trode 22a z. T. überlappt, und die der Drain-Elektrode 25b gegenüber liegt,
sowie einen Kanalbereich I und einen Offset-Bereich II auf dem Gate-Isola
tionsfilm 24 und zwischen der Source- und Drain-Elektrode 25a, 25b. Im
vorliegenden Fall befindet sich der Offset- bzw. Versetzungsbereich II zwi
schen der Drain-Elektrode 25b und der Gate-Elektrode 22a.
Im weiteren wird das Verfahren zur Herstellung des konventionellen TFTs
beschrieben.
Fig. 2A bis 2D zeigen Querschnittsansichten des TFTs in verschiede
nen Herstellungsstufen.
Entsprechend der Fig. 2A wird zunächst eine erste Polysiliziumschicht
22 zur Bildung einer Gate-Elektrode des TFTs auf einer Isolationsschicht
21 ausgebildet. Mittels eines Photoresistfilms wird die erste Polysilizium
schicht 22 abgedeckt, wonach der Photoresistfilm durch Belichtung und
Entwicklung strukturiert wird, um ein Maskenmuster 23 zu erhalten.
Gemäß der Fig. 2B wir dann die erste Polysiliziumschicht 22 selektiv ent
fernt, und zwar durch einen Ätzprozeß unter Verwendung des Maskenmu
sters 23, um auf diese Weise eine Gate-Elektrode 22a zu bilden. Sodann
wird ein Gate-Isolationsfilm 24 auf die Isolationsschicht 21 sowie die Ga
te-Elektrode 22a aufgebracht. Danach wird eine zweite Polysilizium
schicht 25 auf dem Gate-Isolationsfilm 24 ausgebildet, die später zur Bil
dung einer Source-Elektrode, einer Drain-Elektrode, eines Offset- bzw.
Versetzungsbereichs und eines Kanalbereichs dient. Schließlich wird die
gesamte so erhaltene Struktur durch einen Photoresistfilm 26 abgedeckt,
der auf der zweiten Polysiliziumschicht 25 zu liegen kommt.
Wie die Fig. 2G erkennen läßt, wird dann der Photoresistfilm 26 durch
Belichtung und Entwicklung strukturiert, um einen Teil der zweiten Poly
siliziumschicht 25 abzudecken, und zwar in einem Bereich, wo später der
Kanalbereich und der Offset-Bereich entstehen sollen. Unter Verwendung
des Photoresistmusters 26 als Maske werden dann Verunreinigungsionen
in die freigelegte zweite Polysiliziumschicht 25 implantiert, um auf diese
Weise eine Source-Elektrode 25a und eine Drain-Elektrode 25b zu erhal
ten. Danach wird der Photoresistfilm 26 entfernt. Die Source-Elektrode
25a überlappt teilweise die Gate-Elektrode 22a, während die Drain-Elek
trode 25b in einem Abstand von der Gate-Elektrode 22a angeordnet ist,
wobei dieser Abstand eine vorbestimmte Größe aufweist. Auf diese Weise
werden ein Kanalbereich I und ein Offset- bzw. Versetzungsbereich II zwi
schen der Source-Elektrode 25a und der Drain-Elektrode 25b erhalten,
wie die Fig. 2D zeigt.
Bei einem derartigen TFT treten jedoch Probleme auf. So ist es erforder
lich, in bestimmten Verfahrensschritten Photoresistfilme zu bilden, um
Offsetbereich, den Kanalbereich, die Source-Elektrode und die Drain-
Elektrode zu erhalten. Dabei kann es passieren, daß durch Fehlausrich
tung des Photoresists der Kanalbereich und der Offsetbereich ungewollt
verändert werden. Dies führt zu einer Verschlechterung der Betriebszu
verlässigkeit der Halbleitereinrichtung. Tritt eine solche unbeabsichtigte
Änderung von Kanalbereich und Offsetbereich bei einem SRAM auf, so
kann sich dadurch die Stabilität der Speicherzelle verschlechtern.
Der Erfindung liegt die Aufgabe zugrunde, einen TFT sowie ein Verfahren
zu seiner Herstellung anzugeben, bei dem zur Bildung eines Offsetbe
reichs, eines Kanalbereichs, einer Source-Elektrode und einer Drain-
Elektrode infolge Selbstausrichtung keine Masken mehr erforderlich sind,
so daß der TFT eine größere Betriebszuverlässigkeit aufweist und einfa
cher herzustellen ist.
Die vorrichtungsartige Lösung der gestellten Aufgabe ist im Anspruch 1
angegeben. Dagegen findet sich die verfahrensartige Lösung der gestellten
Aufgabe im Anspruch 13. Vorteilhafte Ausgestaltungen der Erfindung
sind den jeweils nachgeordneten Unteransprüchen zu entnehmen.
Nach dem breitesten Aspekt der vorliegenden Erfindung enthält ein TFT
(Dünnfilmtransistor bzw. thin-film transistor) ein Substrat; einen im Sub
strat ausgebildeten Graben; eine aktive Schicht auf dem Substrat und in
nerhalb des Grabens; ein Seitenwand-Abstandsstück auf der aktiven
Schicht und an wenigstens einer der Seitenwände des Grabens; einen Ga
te-Isolationsfilm auf dem Seitenwand-Abstandsstück und auf der aktiven
Schicht; eine Gate-Elektrode auf dem Gate-Isolationsfilm innerhalb des
Grabens; sowie Source- und Drain-Elektroden in der aktiven Schicht an
den beiden Seiten der Gate-Elektrode.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung im
einzelnen erläutert. Es zeigen:
Fig. 1 einen Querschnitt durch einen konventionellen TFT;
Fig. 2A bis 2D Querschnittsdarstellungen des konventionellen TFTs in
verschiedenen Herstellungsstufen;
Fig. 3 einen Querschnitt durch einen TFT in Übereinstimmung mit der
vorliegenden Erfindung; und
Fig. 4A bis 4F Querschnittsdarstellungen des erfindungsgemäßen
TFTs in verschiedenen Herstellungsstufen.
Ein Ausführungsbeispiel der Erfindung wird nachfolgend detailliert be
schrieben.
Die Fig. 3 zeigt einen Querschnitt durch einen TFT nach der vorliegenden
Erfindung. Dieser erfindungsgemäße TFT enthält ein isolierendes Sub
strat 41, einen im Substrat 41 gebildeten Graben, eine aktive Schicht 43,
die auf dem Substrat 41 und innerhalb des Grabens liegt, also an dessen
Seitenwänden und dessen Bodenfläche, ein Seitenwand-Abstandsstück
45a auf der aktiven Schicht 43 an wenigstens einer der Seiten des Gra
bens, einen Gate-Isolationsfilm 46 auf der aktiven Schicht 43 sowie auf
dem Seitenwand-Abstandsstück 45a, eine Gate-Elektrode 47 auf dem Ga
te-Isolationsfilm 46 innerhalb des Grabens, sowie Source- und Drain-
Elektroden 43a und 43b in der aktiven Schicht 43 an beiden Seiten der Ga
te-Elektrode 47.
Nachfolgend wird die Herstellung des erfindungsgemäßen TFTs unter Be
zugnahme auf die Fig. 4A bis 4F beschrieben.
Entsprechend der Fig. 4A wird zunächst ein Graben in einem vorbe
stimmten Bereich des Isolationsfilms 41 gebildet. Dieser Graben kann eine
parallel zur Oberfläche des Isolationsfilms 41 liegende Bodenfläche auf
weisen sowie Seitenwände, die senkrecht zur Oberfläche des Isolations
films 41 stehen. Als Alternative des Prozesses zur Herstellung des Grabens
im Substrat 41 kann zunächst eine Isolationsschicht auf dem isolierenden
Substrat 41 gebildet werden, wonach dann ein Graben in der Isolations
schicht ausgebildet wird. Das bedeutet, daß nach Ausbildung der Isola
tionsschicht auf dem isolierenden Substrat 41 ein nicht dargestellter Pho
toresistfilm auf die Isolationsschicht aufgebracht wird. Der Photoresist
film wird dann durch Belichtung und Entwicklung strukturiert. Unter
Verwendung des so erhaltenen Photoresistmusters als Maske wird
schließlich die Isolationsschicht über eine vorbestimmte Tiefe weggeätzt.
Durch diesen Prozeß wird ebenfalls ein Graben erhalten.
Danach wird auf die gesamte Oberfläche der so erhaltenen Struktur eine
aktive Schicht 43 aufgebracht, die eine Halbleiterschicht ist, welche Poly
silizium enthält. Die aktive Schicht 43 kommt dabei auf dem Substrat 41
bzw. auf der Isolationsschicht zu liegen sowie auch innerhalb des Gra
bens, und zwar auf dessen Boden und an dessen Seitenwänden. Die aktive
Schicht 43 wird später als Offset- bzw. Versetzungsbereich sowie als Ka
nalbereich und auch als Source-Elektrode und Drain-Elektrode verwen
det.
Als nächstes wird ein erster Isolationsfilm 44 auf der aktiven Schicht 43
ausgebildet, der auch innerhalb des Grabens zu liegen kommt. Danach er
folgt die Durchführung eines Ionenimplantationsprozesses zur Einstel
lung der Schwellenspannung VT.
Entsprechend der Fig. 4B wird sodann ein dicker zweiter Isolationsfilm
45 auf dem ersten Isolationsfilm 44 ausgebildet. Dabei kann der zweite
dicke Isolationsfilm 45 den Graben ganz ausfüllen. Das selektive Ätzver
hältnis zwischen erstem und zweitem Isolationsfilm 44, 45 ist sehr groß.
Beispiel kann der eine von ihnen ein Siliziumoxydfilm sein, während
der andere ein Siliziumnitridfilm ist, oder umgekehrt.
Gemäß Fig. 4C wird dann ein Photoresistfilm PR auf den zweiten Isola
tionsfilm 45 aufgebracht, wonach der Photoresistfilm PR durch Belich
tung und Entwicklung strukturiert wird. Unter Verwendung des so erhal
tenen Photoresistmusters als Maske wird der zweite Isolationsfilm 45 se
lektiv weggeätzt, so daß der zweite Isolationsfilm 45 unterhalb des Photo
resistmusters nur noch an der Seite des Grabens verbleibt, wo später ein
Seitenwand-Abstandsstück stehen soll. Bei diesem Ätzprozeß wird somit
die eine Seite des Grabens bis zum Boden freigelegt, während an der ande
ren Seite des Grabens der zweite Isolationsfilm 45 verbleibt.
Wie die Fig. 4D erkennen läßt, wird sodann der verbleibende Photoresist
film entfernt. Danach wird der zweite Isolationsfilm 45 geätzt, um auf der
aktiven Schicht 43 ein Seitenwand-Abstandsstück 45a an einer der Seiten
des Grabens zu erhalten. Demzufolge gehören zum Seitenwand-Abstands
stück 45a der erste Isolationsfilm 44 an einer Seite und in einem vorbe
stimmten Bereich des Grabens, sowie der zweite Isolationsfilm 45 auf dem
ersten Isolationsfilm 44.
Alternativ können Seitenwand-Abstandsstücke 45a auf der aktiven
Schicht 43 auch an beiden Seiten des Grabens hergestellt werden. Um Sei
tenwand-Abstandsstücke 45a an beiden Seiten des Grabens auszubilden,
wird der zweite Isolationsfilm 45 lediglich zurückgeätzt, und zwar ohne
den Prozeß der selektiven Entfernung des zweiten Isolationsfilm 45 mittels
eines Photoätzprozesses.
Gemäß Fig. 4E wird dann unter Verwendung des Seitenwand-Abstands
stückes 45a als Ätzmaske der freiliegende erste Isolationsfilm 44 durch Ät
zen entfernt. Beim Entfernen des ersten Isolationsfilm 44 wird das Seiten
wand-Abstandsstück 45a ebenfalls minimal geätzt, und zwar infolge eines
hohen selektiven Ätzverhältnisses zwischen Seitenwand-Abstandsstück
45a und erstem Isolationsfilm 44.
Sodann wird gemäß Fig. 4F ein Gate-Isolationsfilm 46 auf der gesamten
Oberfläche der so erhaltenen Struktur gebildet, also auch auf dem Seiten
wand-Abstandsstück 45a. Danach wird eine Halbleiterschicht für eine
Gate-Elektrode des TFTs auf den Gate-Isolationsfilm 46 aufgebracht und
anschließend zurückgeätzt, um eine Gate-Elektrode 47 zu erhalten, die in
nerhalb des verbleibenden Bereichs des Grabens zu liegen kommt.
Schließlich wird ein Ionenimplantationsprozeß zur Bildung von Source
und Drain ohne Verwendung einer Maske durchgeführt, um auf diese Wei
se Source und Drain-Elektroden 43a und 43b zu erhalten. Bei der Durch
führung dieses Ionenimplantationsprozesses werden keine Ionen dort in
die Halbleiterschicht 43 implantiert, wo sich das Seitenwand-Abstands
stück 45a befindet, da das Seitenwand-Abstandsstück 45a, das die ersten
und zweiten Isolationsfilme 44 und 45 enthält, als Maske dient. Außerdem
werden ebenfalls keine Verunreinigungsionen in denjenigen Teil der Halb
leiterschicht 43 implantiert, der unterhalb der Gate-Elektrode 47 zu lie
gen kommt, da auch die Gate-Elektrode 47 als Ionenimplantationsmaske
dient. Derjenige Teil der aktiven Schicht 43, der durch das Seitenwand-
Abstandsstück 45a maskiert ist, bildet somit einen Offset- bzw. Verset
zungsbereich II, während derjenige Teil der aktiven Schicht 43, der inner
halb des verbleibenden Bereichs des Grabens liegt, der also unterhalb der
Gate-Elektrode 47 zu liegen kommt, einen Kanalbereich I bildet.
Der nach dem erfindungsgemäßen Verfahren hergestellte TFT weist eine
Reihe von Vorteilen auf. So werden die Source- und Drain-Elektroden so
wie der Offsetbereich durch einen selbstausrichtenden Prozeß hergestellt,
also ohne Verwendung von Masken. Entsprechendes gilt für den Kanalbe
reich. Durch den Herstellungsprozeß des TFTs werden somit der Offsetbe
reich bzw. der Kanalbereich nicht verändert, was zu einer verbesserten Be
triebszuverlässigkeit der Halbleitereinrichtung führt. Wird darüber hin
aus das selbstausrichtende Verfahren der beschriebenen Art bei der Her
stellung eines SRAMs verwendet, so läßt sich dessen Stabilität signifikant
verbessern.
Claims (22)
1. Dünnfilmtransistor (TFT) mit:
- - einem Substrat (41);
- - einem im Substrat (41) ausgebildeten Graben;
- - einer aktiven Schicht (43) auf dem Substrat (41) und dem Graben;
- - einem Seitenwand-Abstandsstück (45a) auf der aktiven Schicht (43) und an wenigstens einer der Seitenwände des Grabens;
- - einem Gate-Isolationsfilm (46) auf dem Seitenwand-Abstandsstück (45a) und auf der aktiven Schicht (43);
- - einer Gate-Elektrode (47) auf dem Gate-Isolationsfilm (46) innerhalb des Grabens; und
- - Source- und Drain-Elektroden in der aktiven Schicht (43) an beiden Sei ten der Gate-Elektrode (47).
2. Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet,
daß das Substrat (41) aus isolierendem Material besteht.
3. Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet,
daß auf dem Substrat (41) eine Isolationsschicht ausgebildet wird, in die
ein Graben eingebracht wird.
4. Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet,
daß die aktive Schicht (43) weiterhin einen Offset- bzw. Versetzungsbe
reich (II) in einem Bereich aufweist, der sich dort befindet, wo sich das Sei
tenwand-Abstandsstück (45a) befindet.
5. Dünnfilmtransistor nach Anspruch 4, dadurch gekennzeichnet,
daß sich der Offsetbereich (II) an einer Seite des Grabens und am Boden
des Grabens befindet.
6. Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet,
daß die Drain-Elektrode (43b) senkrecht zum Offsetbereich (II) verläuft.
7. Dünnfilmtransistor nach Anspruch 1, weiter gekennzeichnet durch
einen Kanalbereich (I) innerhalb der aktiven Schicht (43) dort, wo sich die
Gate-Elektrode (47) befindet.
8. Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet,
daß die aktive Schicht (43) eine Halbleiterschicht ist.
9. Dünnfilmtransistor nach Anspruch 8, dadurch gekennzeichnet,
daß die Halbleiterschicht Polysilizium enthält.
10. Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet,
daß das Seitenwand-Abstandsstück (45a) einen ersten Isolationsfilm (44),
gebildet an einer Seite und an der Bodenseite des Grabens, sowie einen
zweiten Isolationsfilm (45) enthält, der auf dem ersten Isolationsfilm (44)
liegt.
11. Dünnfilmtransistor nach Anspruch 10, dadurch gekennzeichnet,
daß der erste Isolationsfilm (44) ein Oxydfilm und der zweite Isolationsfilm
(45) ein Nitritfilm sind.
12. Dünnfilmtransistor nach Anspruch 10, dadurch gekennzeichnet,
daß der erste Isolationsfilm (44) ein Nitritfilm und der zweite Isolationsfilm
(45) ein Oxydfilm sind.
13. Verfahren zur Herstellung eines Dünnfilmtransistors (TFT) mit fol
genden Schritten:
- - Bildung eines Grabens in einem Substrat (41);
- - Bildung einer aktiven Schicht (43) auf dem Substrat (41) sowie auf dem Graben;
- - Bildung eines Seltenwand-Abstandsstückes (45a) auf der aktiven Schicht (43) und an wenigstens einer der Seitenwände des Grabens;
- - Bildung eines Gate-Isolationsfilms (46) auf der aktiven Schicht (43) sowie auf dem Seitenwand-Abstandsstück (45a);
- - Bildung einer Gate-Elektrode (47) auf dem Gate-Isolationsfilm (46) in nerhalb des Grabens; und
- - Bildung von Source- und Drain-Elektroden (43a, 43b) in der aktiven Schicht (43) an beiden Seiten der Gate-Elektrode (47).
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der
Schritt zur Bildung des Grabens folgende weitere Schritte umfaßt:
- - Bildung einer Isolationsschicht auf dem Substrat (41); und
- - selektives Ätzen der Isolationsschicht in Dickenrichtung der Isolations schicht bzw. über deren Dicke zwecks Bildung eines Grabens.
15. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der
Schritt zur Bildung des Seitenwand-Abstandsstückes (45a) folgende wei
tere Schritte umfaßt:
- - Bildung eines ersten Isolationsfilms (44) auf der aktiven Schicht (43);
- - Bildung eines zweiten Isolationsfilms (45) auf dem ersten Isolationsfilm (44);
- - Entfernen des zweiten Isolationsfilms (45) auf dem ersten Isolationsfilm (44) in einer ersten Richtung des Grabens;
- - Ätzen des zweiten Isolationsfilms (45) in einer zweiten Richtung des Gra bens zwecks Bildung eines Seitenwand-Abstandsstückes (45a) aus dem zweiten Isolationsfilm (45) auf dem ersten Isolationsfilm (44) an einer Seite des Grabens; und
- - Entfernen des ersten Isolationsfilms (44) unter Verwendung des Seiten wand-Abstandsstückes (45a) als Maske.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der er
ste Isolationsfilm (44) ein vom zweiten Isolationsfilm (45) unterschiedli
ches selektives Ätzverhältnis aufweist.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der er
ste Isolationsfilm (44) aus einem Oxyd und der zweite Isolationsfilm (45)
aus einem Nitrit besteht, oder umgekehrt.
18. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß das
Substrat (41) aus einem isolierenden Material besteht, und daß die aktive
Schicht (43) und die Gate-Elektrode (47) aus einem Halbleitermaterial be
stehen.
19. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die
Source- und Drain-Elektroden (43a, 43b) durch einen Ionenimplanta
tionsprozeß hergestellt werden, und zwar unter Verwendung des Seiten
wand-Abstandsstückes (45a) und der Gate-Elektrode (47) als Implanta
tionsmasken.
20. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die ak
tive Schicht (43) einen Offsetbereich (II) (bzw. Versetzungsbereich) dort
aufweist, wo sich das Seitenwand-Abstandsstück (45a) befindet.
21. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das
Seitenwand-Abstandsstück (45a) aus einem Siliziumoxydfilm und der er
ste Isolationsfilm (44) aus einem Siliziumnitritfilm hergestellt werden,
oder umgekehrt.
22. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die ak
tive Schicht (43) aus Polysilizium hergestellt wird.
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005039666B3 (de) * | 2005-08-22 | 2007-05-31 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen |
DE102007013978A1 (de) * | 2007-02-13 | 2008-09-04 | Qimonda Ag | 3D-Kanal Feldeffekttransistor, Speicherzelle und integrierter Schaltkreis |
DE10301939B4 (de) * | 2003-01-20 | 2018-02-01 | Infineon Technologies Ag | Feldeffekttransistor |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7419858B2 (en) * | 2006-08-31 | 2008-09-02 | Sharp Laboratories Of America, Inc. | Recessed-gate thin-film transistor with self-aligned lightly doped drain |
KR20100073247A (ko) * | 2008-12-23 | 2010-07-01 | 한국전자통신연구원 | 자기정렬 전계 효과 트랜지스터 구조체 |
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US8932913B2 (en) | 2011-04-22 | 2015-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
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US5334862A (en) * | 1993-08-10 | 1994-08-02 | Micron Semiconductor, Inc. | Thin film transistor (TFT) loads formed in recessed plugs |
US5430485A (en) * | 1993-09-30 | 1995-07-04 | Thomson Consumer Electronics, Inc. | Audio/video synchronization in a digital transmission system |
US5736435A (en) * | 1995-07-03 | 1998-04-07 | Motorola, Inc. | Process for fabricating a fully self-aligned soi mosfet |
KR0168194B1 (ko) * | 1995-12-14 | 1999-02-01 | 김광호 | 반도체 소자의 소자분리막 형성방법 |
US5617502A (en) * | 1996-03-22 | 1997-04-01 | Cirrus Logic, Inc. | System and method synchronizing audio and video digital data signals during playback |
US5763285A (en) * | 1996-06-10 | 1998-06-09 | Winbond Electronics Corporation | Process for controlling gate/drain overlapped length in lightly-doped drain (LDD) structures |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10301939B4 (de) * | 2003-01-20 | 2018-02-01 | Infineon Technologies Ag | Feldeffekttransistor |
DE102005039666B3 (de) * | 2005-08-22 | 2007-05-31 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen |
US7419883B2 (en) | 2005-08-22 | 2008-09-02 | Infineon Technologies Austria Ag | Method for fabricating a semiconductor structure having selective dopant regions |
DE102007013978A1 (de) * | 2007-02-13 | 2008-09-04 | Qimonda Ag | 3D-Kanal Feldeffekttransistor, Speicherzelle und integrierter Schaltkreis |
US7834395B2 (en) | 2007-02-13 | 2010-11-16 | Qimonda Ag | 3-D channel field-effect transistor, memory cell and integrated circuit |
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