DE4409367A1 - Verfahren zum Herstellen eines Dünnfilmtransistors - Google Patents

Verfahren zum Herstellen eines Dünnfilmtransistors

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Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Dünnfilmtransistors (TFT = Thin Film Tran­ sistor) und insbesondere auf ein Verfahren zum Herstellen eines TFT des Typs mit einem untenliegenden Gate.
Im allgemeinen wird ein TFT weitverbreitet als Last anstelle eines Lastwiderstandes in einem SRAM (= Static Random Access Memory = statischer Speicher mit wahlfreiem Zugriff) oder einem LCD (= Liquid Crystal Display = Flüssigkristallanzei­ ge) verwendet.
Moderne Technologie ermöglicht die Herstellung von Megabit- SRAMs mit reduzierter Zellengröße und geringer Versorgungs­ spannung (Vcc). Folglich verwendet der SRAM anstelle eines Polysilizium-Widerstandes einen Polysilizium-TFT als Last, um einen hohen Ladestrom und einen geringen Leckstrom für die SRAM-Zelle zu erhalten. Daher ist es wünschenswert, daß der TFT einen hohen Ein-Strom und einen geringen Aus-Strom aufweist. Das An-/Aus-Stromverhältnis des Polysilizium-TFT ist jedoch nicht groß genug, um eine ausreichende Betriebs­ stabilität der Zelle zu erreichen, die aufgrund der Reduzie­ rung der Zellengröße und des Absenkens der Leistungsversor­ gungsspannung niedrig ist. Der Aus-Strom wächst aufgrund ei­ nes Kurzkanaleffektes an, wenn die Zellengröße verringert wird. Der An-Strom wächst jedoch nicht an. Folglich wird das Verhältnis von An- und Aus-Strom gesenkt.
Es wurde ein Versuch unternommen, dieses Problem für Mega­ bit-SRAMs zu lösen, und in der Schrift "16 Mbit SRAM Cell Technologies for 2.0 V Operation", von H. Ohkubo u. a., Technical Digest IEDM 1991, Seiten 481 bis 483, veröffent­ licht. In dieser Schrift umfassen die Schlüsselmerkmale der offenbarten Technologien folgende Merkmale: 1) eine symmet­ rische Zellenkonfiguration, 2) einen Zugriffstransistor mit einem N⁻-Versatzwiderstand, 3) eine Grundplatte, die sich über die Zellenfläche erstreckt, und 4) einen Polysilizium- TFT mit einer LDO-Struktur (LDO = Lightly Doped Offset = leicht dotierter Versatz), wobei alle diese Merkmale einen SAC-Prozeß (SAC = Self Aligned Contact) verwenden. Die sym­ metrische Zellkonfiguration, die Grundplatte und der TFT mit der LDO-Struktur tragen zur Betriebsstabilität der Zelle bei.
Ein herkömmliches Verfahren zum Herstellen des Polysilizi­ um-TFT des Typs mit einem untenliegenden Gate mit einer LDO-Struktur ist in der beiliegenden Zeichnung Fig. 1 darge­ stellt.
Zuerst wird gemäß Fig. 1 (A) eine Isolationsschicht 12 auf einer Oberfläche, auf der ein TFT hergestellt werden soll, abgeschieden. Eine Polysiliziumschicht wird auf der Isolati­ onsschicht 12 abgeschieden. Die Polysiliziumschicht wird ge­ ätzt, um eine Gate-Elektrode (Gate-Leitung) 13 durch ein Photolithographie-Verfahren zu bilden. Nach diesem Schritt wird eine Gate-Isolationsschicht (Gate-Isolator) 14 auf der Gate-Elektrode durch einen Hochtemperatur-Oxidabscheidungs­ prozeß gebildet. Das Grund-Polysilizium 15 (oder amorphes Silizium) wird auf dem Gate-Isolator 14 abgeschieden. Si­ lizium-Ionen werden implantiert, um die elektrischen Eigen­ schaften zu verbessern. Dann wird die amorphe Grund-Sili­ ziumschicht 15 für fünf Stunden oder länger bei 600±50°C ausgeheilt. Im nächsten Schritt wird gemäß Fig. 1(B) das Störstellengebiet mit geringer Konzentration, der LDO-Drain- Übergang 19 an einer Seite der Gate-Leitung in dem Grund- Polysilizium 15 durch die Ionenimplantation von N⁻-Stör­ stellen mit einer Photolackmaske 17, die die Aufgabe hat, das Draingebiet für die LDD-Struktur (LDD = Lightly Doped Drain = leicht dotiertes Drain) zu begrenzen, gebildet.
Als nächstes wird gemäß Fig. 1(C) ein hochdotiertes Drain- und Source-Gebiet durch Implantation von N⁺-Störstellen- Ionen nach dem Strukturieren eines Photolackmusters 17′ zum Schutz des LDD-Übergangs vor der Implantation gebildet, wo­ bei eine versetzte S/D-Photolackmaske verwendet wird.
Bei dem TFT dieses Typs tritt noch ein beträchtlicher Betrag an Leckstrom auf und aufgrund der Gate-Elektrode ist eine Stufenbedeckung gering, da die Grund-Polysiliziumschicht 15, die auf dem Gate 13 liegt, eine eckige strukturelle Form hat. Deshalb ist das An-/Aus-Stromverhältnis noch gering und ein nachfolgender Metallisierungs-Prozeß ist nicht einfach.
Die Aufgabe der vorliegenden Erfindung liegt darin, ein Ver­ fahren zum Herstellen eines Dünnfilmtransistor, der ein ho­ hes An-/Aus-Stromverhältnis aufweist, zu schaffen.
Diese Aufgabe wird durch Verfahren zum Herstellen eines Dünnfilmtransistors nach Anspruch 1 und 7 gelöst.
Ein Ziel der vorliegenden Erfindung ist es, einen TFT zu schaffen, der ein hohes An-/Aus-Stromverhältnis aufweist.
Ein anderes Ziel liegt darin, ein Grund-Polysilizium her­ zustellen, um eine glatte Ebene auf einer Gate-Elektrode zu bilden und folglich die Eigenschaften eines TFT verbessert.
Die Ziele der vorliegenden Erfindung werden durch ein Ver­ fahren zum Herstellen eines Halbleiter-TFT, der ein unten­ liegendes Gate aufweist derart erreicht, daß die Gate-Elek­ trode in einer Furche der Isolationsschicht gebildet ist, und das Gate-Oxid und das Grund-Polysilizium darauf abge­ schieden werden, wodurch ermöglicht wird, daß die Source- und Drain-Niveaus in einer glatten Ebene parallel zum Gate- Niveau liegen.
Gemäß einem Aspekt der Erfindung schließt ein Verfahren zum Herstellen eines Dünnfilmtransistors (TFT) mit einem unten­ liegenden Gate folgende Schritte ein:
  • a) Bilden einer Isolationsschicht auf einem Substrat, und Bilden einer Furche durch Ätzen der Isolationsschicht in einem Abschnitt, der einer Gate-Leitung, die gebildet werden soll, entspricht;
  • b) Bilden einer Gate-Leitung in der Furche durch Abscheiden einer leitenden Schicht, und Zurückätzen derselben;
  • c) Bilden eines Gate-Isolators auf der Gate-Leitung, und Bilden einer Halbleiterschicht auf dem Gate-Isolator; und
  • d) Bilden eines Störstellengebiets auf der gegenüberliegen­ den Seite der Gate-Leitung.
Vor dem Schritt d) werden Halbleiter-Ionen in die Halblei­ terschicht implantiert. Die Halbleiterschicht wird ausge­ heilt. Ein Störstellengebiet mit geringer Konzentration wird auf einer Seite der Gate-Leitung gebildet.
Gemäß einem anderen Aspekt der Erfindung schließt ein Ver­ fahren zum Herstellen eines Dünnfilmtransistors folgende Schritte ein:
  • a) Bilden einer ersten Isolationsschicht auf einem Sub­ strat, Abscheiden einer leitenden Schicht auf der Isola­ tionsschicht, und Bilden einer Gate-Elektrode durch ein Photolithographie-Verfahren;
  • b) Abscheiden einer zweiten Isolationsschicht auf der Ga­ te-Elektrode und der ersten Isolationsschicht, und Ätzen der zweiten Isolationsschicht, die auf der Gate-Elektro­ de besteht, auf einer Breite, die etwas größer ist, als die Breite der Gate-Elektrode, durch ein Photolithogra­ phie-Verfahren;
  • c) Bilden einer Gate-Isolationsschicht und Abscheiden einer Halbleiterschicht auf der Gate-Isolationsschicht; und
  • d) Bilden eines Störstellengebiets auf der gegenüberliegen­ den Seite der Gate-Elektrode in der Halbleiterschicht.
Die Halbleiterschicht ist aus Polysilizium gebildet. Die Halbleiter-Ionen sind Silizium-Ionen. Die erste und die zweite Isolationsschicht sind aus Siliziumdioxid gebildet. Die leitende Schicht ist aus Polysilizium gebildet. Der Gate-Isolator ist aus Siliziumdioxid gebildet. Die Sili­ ziumdioxidschicht ist in einer Dicke von 3000 gebildet. Der Ausheilschritt wird über etwa fünf Stunden oder länger bei 600±50°C oder durch das Verwenden eines Laser-Aus­ heilverfahrens durchgeführt. Die zweite Siliziumdioxid­ schicht wird mit HTO (high temperature oxid = Hochtempera­ tur-Oxid), HLD (high temperature low pressure deposition (oxid) = Hochtemperatur-Niederdruck-Abscheidung), LTO (low temperatur oxid = Niedertemperatur-Oxid), USG (undoped si­ licate glass = undotiertes Silikat-Glas), PSG (phosphor-si­ licate glass = Phosphor-Silikat-Glas, BPSG (boron-phosphor­ silicate glass = Bor-Phosphor-Silikat-Glas), SOG (spin on glas = durch ein Schleuderverfahren aufgebrachtes Glas) oder dergleichen gebildet.
Das Verfahren zum Herstellen eines Dünnfilmtransistors um­ faßt die Schritte des Abscheidens einer Oxidschicht auf dem Siliziumsubstrat. Nachfolgend wird über der Oxidschicht ein Polysilizium abgeschieden, um die Gate-Leitung durch Ausfüh­ ren eines Photolack-Verfahrens, wobei das Gate als Maske verwendet wird, zu bilden. Dann wird eine Oxidschicht zum Glätten des Gates über der Gate-Leitung und der Oxidschicht abgeschieden. Der Schritt des Glättens schließt das Ätzen der Oxidschicht mit einer Photolack-Strukturmaske, die durch Photolack gebildet ist, ein, wobei die Maske etwas größer ist als die Gate-Maske. Folglich haben die Gate-Leitung und die angrenzende Oxidschicht näherungsweise das gleiche Ni­ veau. Die Gate-Leitung weist die gleiche Konfiguration auf wie die, die gemäß dem vorher beschriebenen Verfahren in dem Graben gebildet ist. Dann wird die Abscheidung eines Grund- Polysilizium durchgeführt, um das Source- und Drain-Gebiet zu bilden. Der Drain-Übergang im Grund-Polysilizium auf ei­ ner Seite der Gate-Leitung wird durch Ausführen einer P⁻-Io­ nenimplantation für die LDD-Struktur gebildet. Zuletzt wird der hochdotierte Source-/Drain-Übergang durch P⁺-Implantati­ on nach dem Bilden einer Photolack-Strukturmaske zum Schutz des LDD-Übergangs vor der Implantation gebildet, wobei eine versetzte S/D-Photolackmaske verwendet wird.
Gemäß der geglätteten Gate-Struktur der Erfindung, die in dem Dünnfilmtransistor realisiert ist, wird ein höheres An- /Aus-Stromverhältnis erreicht, das dreimal so groß ist, als das eines herkömmlichen untenliegenden Gates.
Bevorzugte Ausführungsbeispiele der Erfindung werden nach­ folgend unter Bezug auf die beiliegenden Zeichnungen näher erläutert. Es zeigt
Fig. 1 (A) (B) (D) Schnittansichten eines Teils eines Halb­ leitersubstrats und der Strukturen da­ rauf, um die Prozesse bei der Herstellung des herkömmlichen Dünnfilmtransistors darzustellen;
Fig. 2(A) (B) (C) (D) Schnittansichten, um ein Verfahren eines Ausführungsbeispiels der vorliegenden Er­ findung darzustellen; und
Fig. 3 (A) (B) (C) (D) Schnittansichten, um die Verfahrenssta­ dien bei der Herstellung eines weiteren Ausführungsbeispiels der Erfindung darzu­ stellen.
Das bevorzugte Ausführungsbeispiel der vorliegenden Erfin­ dung wird bezugnehmend auf Fig. 2 erklärt. Die Verfahrens­ schritte bei der Herstellung eines Dünnfilmtransistors gemäß dieser Erfindung werden erklärt.
Gemäß Fig. 2(A) wird eine Oxidschicht 22 als eine Isolati­ onsschicht auf einem Substrat 21 mit einer Dicke von 3000 oder mehr gebildet. Ein Graben (Furche) wird durch Ätzen einer bestimmten Tiefe der Oxidschicht 22 gebildet, wobei eine Photolackmaske verwendet wird, die einen Abschnitt, der einer Gate-Leitung, die gebildet werden soll, entspricht, exponiert. Als Substrat 21 wird ein Siliziumsubstrat ver­ wendet, auf dem die meisten Komponenten der SRAM-Schaltung, z. B. Flip-Flops, bereits gebildet sind.
Dann wird eine leitende Schicht, eine erste Polysilizium­ schicht 23′ über der Oxidschicht 22 und dem Grabenabschnitt, der als die Gate-Elektrode verwendet wird, abgeschieden.
Im nächsten Schritt wird die Polysiliziumschicht 23 gemäß Fig. 2 (B) zurückgeätzt (blanket etched = Deckschicht ge­ ätzt), um in der Furche eine Gate-Leitung 23 zu bilden. Über der Oxidschicht 22 und der Gate-Leitung 23 wird eine Gate- Isolationsschicht (Isolator) 24 durch eine Hochtemperatur- Oxidabscheidung gebildet. Darauf wird ein Grund-Polysilizium 25, das aus Polysilizium oder amorphem Silizium hergestellt ist, abgeschieden. Die Silizium-Ionenimplantation wird durchgeführt, um die Eigenschaften des Grundpolysiliziums 25 zu verbessern. Die Polysiliziumschicht 25 wird aufgrund der Silizium-Implantation stärker amorphisiert und wird für etwa fünf Stunden oder länger bei 600±50°C oder durch das Ver­ wenden eines Laser-Ausheilverfahrens ausgeheilt. Nach diesem Schritt wird ein Implantationsprozeß 26 zum Einstellen der Schwellenspannung durchgeführt.
Im nächsten Schritt wird gemäß Fig. 2(C), nachdem eine Photolackmaske 27 hergestellt ist, ein LDD-Übergang 29 im Grund-Polysilizium 25 an einer Seite der Gate-Leitung durch eine P⁻-Ionenimplantation 28 gebildet, wobei die Photolack­ maske 27 verwendet wird.
Im nächsten Schritt wird gemäß Fig. 2 (D), nachdem eine Ver­ satz-Photolackmaske 27′, die ein Gebiet für das LDD bedeckt, hergestellt ist, ein hochdotierter Source-/Drain-Übergang 211 durch P⁺-Ionenimplantation 210 mit einer Photolackmaske 27′ zum Schutz des LDD-Übergangs vor der Implantation ge­ bildet. Dadurch wird ein TFT des Typs mit einem untenliegen­ dem Gate gebildet.
Ein zweites Verfahren gemäß der vorliegenden Erfindung wird bezugnehmend auf die Fig. 3(A) (B) (C) (D) erklärt.
Zuerst wird gemäß Fig. 3(A) eine Oxidschicht 32 als eine er­ ste Isolationsschicht auf dem Siliziumsubstrat 31 gebildet. Danach wird Polysilizium auf die Schicht 32 abgeschieden. In diesem Ausführungsbeispiel wird das Siliziumsubstrat 21 ver­ wendet, auf dem die meisten Komponenten der SRAM-Schaltung, z. B. Flip-Flops, bereits gebildet sind. Eine Gate-Elektrode, eine Wortleitung 33, wird durch einen Photolithographie-Pro­ zeß gebildet. Danach wird eine Oxidschicht 313 als eine zweite Isolationsschicht abgeschieden, um die Waferoberflä­ che über der Gate-Leitung 33 und der Oxidschicht 32 zu glät­ ten. Die Oxidschicht 313 kann durch HTO, HLD, LTO, USG, PSG, BPSG, SOG und dergleichen geformt werden.
Als nächstes wird gemäß Fig. 3(B) die Oxidschicht 313 über der Gate-Leitung 33 mit einer Photolackmaske 37, die durch einen Photolack-Schritt gebildet wird, geätzt, wobei eine Photomaske verwendet wird, die etwas größer ist, als die Gate-Maske. Folglich haben die Gate-Leitung und die angren­ zende Oxidschicht 313 näherungsweise das gleiche Niveau. Die Gate-Leitung 33 hat dieselbe Konfiguration wie die, die ge­ mäß dem oben beschriebenen ersten Arbeits-Verfahren in dem Graben gebildet ist. Folglich haben gemäß der Zeichnung die Oberflächen an jeder Seite des Gate-Abschnitts aufgrund des Unterschieds zwischen der Größe der Photolackmaske, die im Schritt des Glättens verwendet wird, und der Gate-Maske eine unebene Form.
Nachfolgend wird gemäß Fig. 3(C) die Photolackmaske 37 ent­ fernt. Über der Oxidschicht 313 und der Gate-Leitung 33 wird ein Gate-Isolator 34 durch einen Hochtemperatur-Oxidabschei­ dungs-Verfahren gebildet. Danach wird darauf ein Grund-Poly­ silizium 35 oder ein amorphes Silizium abgeschieden, um das Source- und Drain-Gebiet zu bilden. Silizium-Ionenimplanta­ tion wird durchgeführt, um die Eigenschaften des Grund-Poly­ siliziums 35 zu verbessern. Durch die Si-Ionenimplantation wird eine Grund-Polysiliziumschicht 35 erhalten, die stärker amorphisiert ist. Die Grund-Polysiliziumschicht 35 wird für fünf Stunden oder länger bei 600±50°C oder durch das Ver­ wenden von Laser-Energie ausgeheilt. Daraufhin wird ein zu­ sätzlicher Ionenimplantationsschritt angewendet, um die Schwellenspannung einzustellen.
Im nächsten Schritt wird gemäß Fig. 3(C), nachdem eine Pho­ tolackmaske 37′ hergestellt ist, ein LDD-Gebiet 39 im Grund-Polysilizium 35 auf einer Seite der Gate-Leitung durch eine P⁻-Ionenimplantation 38 gebildet, wobei die Photolack­ maske 37′ verwendet wird.
Beim nächsten Schritt wird gemäß Fig. 3(D), nachdem eine versetzte Photolackmaske 37, die ein Gebiet für das leicht dotierte Drain (LDD) bedeckt, hergestellt ist, ein hochdo­ tierter Source-/Drain-Übergang 311 durch P⁺-Ionenimplanta­ tion 310 mit einer Photolackmaske 37′ zum Schutz des LDD- Übergangs vor der Implantation gebildet. Dadurch wird ein TFT des Typs gebildet, der ein untenliegendes Gate aufweist.
Aus dem Vorhergehenden ist offensichtlich, daß die geglätte­ te Gate-Struktur mit dem Dünnfilmtransistor vorgesehen sein kann. Ein höheres An-/Aus-Stromverhältnis, das drei Mal so groß sein kann, wie bei einem herkömmlichen TFT mit einem untenliegenden Gate, wird durch die obige Struktur erhalten.
Ferner ist der Niveau-Unterschied in der Halbleiteroberflä­ che minimiert, da die Gate-Leitung in dem Graben gebildet ist. Dies ermöglicht eine gute Stufenbedeckung, was einen guten Prozeßrahmen für den nachfolgenden Metallisierungs­ schritt zur Folge hat.

Claims (12)

1. Verfahren zum Herstellen eines Dünnfilmtransistors, ge­ kennzeichnet durch folgende Merkmale:
  • a) Bilden einer Isolationsschicht auf einem Substrat, und Bilden eines Grabens durch Ätzen der Isolati­ onsschicht auf einem Abschnitt, der einer Gate-Lei­ tung entspricht;
  • b) Bilden einer Gate-Leitung in dem Graben durch Ab­ scheiden einer leitenden Schicht;
  • c) Bilden eines Gate-Isolators auf dem Substrat, das die Gate-Leitung einschließt, und Bilden einer Halbleiterschicht auf dem Gate-Isolator;
  • d) Bilden eines Störstellengebiets auf der gegenüber­ liegenden Seite der Gate-Leitung in der Halbleiter­ schicht.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es vor dem Schritt d) ferner einen Schritt des Bil­ dens eines Störstellengebiets mit geringer Konzentration auf einer Seite der Gate-Leitung einschließt.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es vor dem Schritt d) ferner einen Schritt des Im­ plantierens von Halbleiterionen in die Halbleiterschicht und des Ausheilens der Halbleiterschicht einschließt.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Halbleiterschicht aus Polysilizium gebildet ist, und die Halbleiterionen Siliziumionen sind.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Isolationsschicht aus Siliziumdioxid gebildet ist, die leitende Schicht aus Polysilizium gebildet ist, und der Gate-Isolator aus Siliziumdioxid gebildet ist.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Siliziumdioxidschicht in einer Dicke von mehr als 3000 gebildet ist, und der Ausheilschritt für etwa fünf Stunden oder länger bei 600±50°C oder durch Ver­ wenden eines Laser-Ausheilverfahrens durchgeführt wird.
7. Verfahren zum Herstellen eines Dünnfilmtransistors, ge­ kennzeichnet durch folgende Merkmale:
  • a) Bilden einer ersten Isolationsschicht auf einem Substrat, Abscheiden einer leitenden Schicht auf der Isolationsschicht, und Bilden einer Gate-Elek­ trode;
  • b) Abscheiden einer zweiten Isolationsschicht auf der Gate-Elektrode und der ersten Isolationsschicht, und Ätzen der zweiten Isolationsschicht, die auf der Gate-Elektrode besteht;
  • c) Bilden einer Gate-Isolationsschicht auf der Gate- Elektrode und der verbleibenden zweiten Isolations­ schicht, und Abscheiden einer Halbleiterschicht auf der Gate-Isolationsschicht;
  • d) Bilden eines Störstellengebietes auf der gegenüber­ liegenden Seite der Gate-Elektrode in der Halblei­ terschicht;
  • 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß es vor dem Schritt d) ferner einen Schritt des Bil­ dens eines Störstellengebiets mit geringer Konzentration auf einer Seite der Gate-Leitung einschließt.
9. Verfahren nach Anspruch 7 und 8, dadurch gekennzeichnet, daß es vor dem Schritt d) ferner einen Schritt des Im­ plantierens von Halbleiterionen in die Halbleiterschicht und des Ausheilens der Halbleiterschicht einschließt.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Halbleiterschicht aus Polysilizium gebildet ist, und die Halbleiterionen Siliziumionen sind.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die erste und zweite Isolationsschicht aus Silizium­ dioxid gebildet sind, die leitende Schicht aus Polysili­ zium gebildet ist, und der Gate-Isolator aus Siliziumdi­ oxid gebildet ist.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Siliziumdioxidschicht in einer Dicke von 3000 gebildet ist, und der Schritt des Ausheilens während ei­ ner Zeit von etwa fünf Stunden oder länger bei 600±50°C oder durch das Verwenden eines Laser-Ausheilverfah­ rens durchgeführt wird.
13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die zweite Siliziumdioxidschicht mit HTO, HLD, LTO, USG, PSG, BPSG, SOG oder dergleichen gebildet ist.
DE4409367A 1993-08-19 1994-03-18 Verfahren zum Herstellen eines Dünnfilmtransistors Withdrawn DE4409367A1 (de)

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