KR950007139A - 반도체 박막트랜지스터(tft) 제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조방법에 관한 것으로서 특히 박막 트랜지스터를 형성하기 위한 게이트 형성시, 트렌치를 형성한 후 여기에 게이트를 형성한 후 그위에 소스 및 드레인을 평행하게 형성시켜, 종래의 바틈 게이트(bottom gate)의 각진 양단에서 발생하는 누설전류의 문제를 해결하여 온/오프 전류비에서 오프 전류를 감소시켜 종래으 바틈게이트 박막트랜지스터에 비하여 온/오프 전류비를 세배 이상 증가시키고, 또한 게이트가 트렌치안에 형성됨으로써 게이트의 높이에 따른 단차가 제거되어 스텝 카바리지(step coverage)가 개선되어 이후 공정인 금속 배선 형성시 공정여유(process margin)를 넓혀주는 등 반도체 소자의 전기 및 구조적 특성을 월등히 개선할 수 있는 것이다

Description

반도체 박막트랜지스터(TFT)제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 : 본 발명에 따른 반도체 박막트랜지스터 제조방법.
제3도 : 본 발명에 따른 반도체 박막트랜지스터 제조방법.

Claims (7)

  1. 게이트를 트렌치에 형성시킨 반도체 박막트랜지스터 형성방법에 있어서, 가. 통상적인 방법으로 실리콘 기판(21)위에 층간 절연막(22)을 두껍게 증착한후 게이트 마스크를 이용한 사진식각 공정을 실시하여 게이트 배선이 형성될 부위의 절연물을 소정 깊이 만큼 식각하고 그 다음 그 위에 게이트로 사용할 폴리실리콘막(23′)을 증착하는 단계와, 나. 게이트로 사용될 폴리 실리콘막(23′)을 에치백(etch back)하여 트랜치 게이트 배선(23)을 형성한 다음 절연막(22) 및 게이트 배선(23)위에 게이트 산화막(24)을 형성한 후, 그 위에 소스(source) 및 드레인(drain)을 형성하기 위한 폴리실리콘(body polysilicon, 25)을 증착하고 실리콘 이온을 주입(silicon ion implanation)한 후 이로 인해 더욱 비결정체(amorphous)가 된 바디 폴리실리콘막을 일정한 온도에서 어닐링시키거나 레이져 어닐링(laser annealing)시켜 폴리실리콘막(25)을 형성하고 문턱 전압을 조정하기 위한 이온을 이 막(25)속으로 주입(Vt, 26)시키는 단계와, 다. 저농도 도핑된 드레인(lightly doped drain)을 형성하기 위한 포토마스크 공정을 실시한 후 식각하여 도핑되지 않은 부분의 포토리지스트(27) 패턴을 정한 후 저농도 이온주입(N-ion implantation, 28)을 실시하여 드레인 졍션(N-, 29)을 형성하는 단계와, 라. 상기 포토리지스트(27) 패턴을 제거한 뒤 다시 포토리지스트를 도포하고, 고농도로 도핑된 소스와 드레인 영역을 형성하기 위하여 옵셋(offset) 소스/드레인 형성용 포토마스크를 이용하여 노광 후 현상으로 포토레지스터(27′) 패턴을 형성한 후 이온을 주입하여(210) 고농도로 도핑된 소스/드레인 졍션(N+, 211)을 형하는 단계로 이루어진 반도체 박막트랜지스터 제조 방법.
  2. 제1항에 있어서, 게이트로 사용될 폴리실리콘 배선막은 도핑된 폴리실리콘(In-Situ doped polysilicon)이나 도핑되지 않은 폴리실리콘을 도핑하여 형성하고, 상기 바디 폴리실리콘막은 비결정 실리콘(amorphous silicon)으로 사용하는 것이 특징인 반도체 박막트랜지스터 제조 방법.
  3. 제1항에 있어서, 어닐링은 600±50℃ 온도하에서 5시간 이상 실시하고, 상기 게이트 절연막(24)은 고온 산화물(hot temperature oxide)을 이용하는 것이 특징인 반도체 박막트랜지스터 제조 방법.
  4. 게이트를 트렌치에 형성시킨 반도체 박막트랜지스터 형성방법에 있어서, 가. 통상적인 방법으로 실리콘 기판(31)위에 층간 절연막(32)을 증착한 후 그 위에 폴리실리콘을 데포지션한 다음 게이트 배선 마스크를 이용한 사진식각공정을 실시하여 게이트 배선(33)을 완성한 후 게이트 배선 및 층간 절연막 위에 게이트 평단화를 위한 산화막(313)을 증착하는 단계와, 나. 상기 산화막(313)위에 포토리지스트를 도포한 후 게이트 배선용 마스크 보다 조금 큰 마스크를 이용하여 노광 및 현상 시켜 포토리지스트(37) 패턴을 정한 후 에치백을 실시하여 평탄화된 트렌치 게이트(33′) 배선을 완성하는 단계와, 다. 상기 포토리지스트(37) 패턴을 제거한 다음, 산화막(313) 및 게이트 배선(33′)위에 게이트 절연막(34)을 형성한 후, 그 위에 소스(source) 및 드레인(drain)을 형성하기 위한 바디 폴리실리콘(body polysilicon) (35)혹은 비결정(amorphous) 실리콘을 증착하고 실리콘 이온을 주입(silicon ion implanation)한 후 이로 인해 더욱 비결정체(amorphous)가 된 바디 폴리실리콘막을 일정한 온도에서 어닐링시키거나 레이져 어닐링(laser annealing)시켜 폴리실리콘막(35)을 형성하고 문턱 전압을 조정하기 위한 이온을 이 막(35)속으로 주입(Vt, 26)시키는 단계와, 라. 저농도 도핑된 드레인(lightly doped drain)을 형성하기 위한 포토마스크 공정을 실시한 후 식각하여 도핑되지 않을 부분의 포토리지스트(37′) 패턴을 정한후 저농도 이온주입(M-ion implantation, 38)을 실시하여 드레인 정션(N-, 39)을 형성하는 단계와, 상기 포토리지스트(37′) 패턴을 제거한 뒤 다시 포토리지스트를 도포하고, 고농도로 도핑된 소스와 드레인 영역을 형성하기 위하여 옵셋(offset) 소스/드레인 형성용 포토마스크를 이용하여 노광 후 현상으로 포토레지스터(37") 패턴을 이온을 주입하여(310) 고농도로 도핑된 소스/드레인 정션(N+, 311)을 형성하는 단계로 이루어진 반도체 박막트랜지스터 제조 방법.
  5. 제4항에 있어서, 게이트로 사용될 폴리실리콘 배선막은 도핑된 폴리실리콘(In-Situ doped polysilicon) 도핑되지 않은 폴리실리콘을 도핑하여 형성하고, 상기 바디 폴리실리콘막은 비결정 실리콘(amorphous silicon)으로 사용하는 것이 특징인 반도체 박막트랜지스터 제조 방법.
  6. 제4항에 있어서, 어닐링은 600±50℃ 온도하에서 5시간 이상 실시하고, 상기 게이트 절연막(34)은 고온 산화물(hot temperature oxide)을 이용하는 것이 특징인 반도체 박막트랜지스터 제조 방법.
  7. 제4항에 있어서, 평탄화를 위한 산화막으로 HTD, HLD, LTD, USG, PSG, BPSG, SOG등을 사용하는 것이 특징인 반도체 박막트랜지스터 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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