KR20040099617A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 셀영역에서의 측벽 스페이서가 적층 구조로 형성하여 박막 증착시 마다 n형 이온을 주입하여 nMOS 소오스/드레인영역의 농도 구배를 주어 전계를 완화시켜 리플레쉬 특성을 향상시킬 수 있고, 게이트라인 바깥쪽 스페이서를 다결정실리콘층으로 형성하여 상부 콘택시 마진 확보가 용이하며, 주변회로영역에서는 다결정실리콘층위에 소오스/드레인영역 이온주입을 실시하므로 반도체기판 표면의 이온주입 손상이 방지되고, 후속 열처리 공정시 측면 확산을 감소시켜 숏채널 특성을 향상되며, 기존의 고전류 장비를 사용하여도 얕은 접합 소자를 형성할 수 있어 새로운 장비 사용에 따른 시간이나 비용을 절약할 수 있는 이점이 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 버퍼 다결정실리콘층을 사용하여 이온주입 가정에서의 기판 손상을 방지하고 저접합 형성을 용이하게 하며, 접합에서의 전계집중을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의~파장, NA=개구수~]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 반도체소자가 고집적화되어 감에 따라 소자의 크기를 감소시키기 위하여 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트전극이나 소오스/드레인영역 및 이들과의 콘택등 공정 전반의 디자인 룰이 감소되고 있으나, 게이트전극의 폭과 전기저항은 비례 관계에 있어 폭이 N배 줄어들면 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용하기도 한다.
또한 p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다. 따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터의 측면 확산에 의한 짧은 채널 효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하여야 하며, 드레인으로의 전계 집중에 의한 접합 파괴 방지와 열전하 효과에 의한 문턱전압 변화를 방지하기 위하여 소오스/드레인 영역을 저농도 불순물 영역을 갖는 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조로 형성하는 등의 방법이 사용된다.
상기한 바와 같이, 종래 기술에 따른 반도체소자의 제조방법은 소자의 콘택저항 증가나 전계집중에 의한 리플레쉬 특성 저하, 숏 채널 마진 부족등을 해결하기 위하여 여러 가지 방법들이 사용되고 있으며, 그중 셀부에서의 전계집중 방지를 위해서는 틸트 이온주입 방법을 사용하고 있으나 소자의 간격 감소로 인하여 틸트각의 마진이 줄어들고 있으며, 접합영역의 측면 확산에 의한 숏 채널 효과를 방지하기 위하여 저에너지 이온주입과 스파크 어닐등의 신기술이 사용되고 있으나 이러한 기술들도 자체적인 한계가 있으며, 새로운 기술의 도입에는 상당한 비용과 시간이 소모되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 간단한 공정상의 변화로 셀부에서의 전계집중을 방지하고, 페리부에서의 측면 확산에 의한 숏채널 효과도 억제할 수 있어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체소자의 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체기판 12 : 게이트산화막
14 : 다결정실리콘층 16 : W층
18 : 질화막 20 : 측벽 절연막
22 : 버퍼 다결정실리콘층 24 : 콘택플러그
26 : 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
셀영역과 주변회로영역을 구비하는 반도체기판상에 게이트산화막과 도전층 및 마스크절연막을 순차적으로 형성하는 공정과,
상기 마스크절연막에서 게이트산화막까지를 게이트 마스크를 이용한 사진 식각 공정으로 순차적으로 식각하여 마스크절연막 패턴과 중첩되어있는 도전층 패턴으로된 게이트전극을 형성하는 공정과,
상기 구조의 전표면에 측벽 절연막과 버퍼층을 형성하는 공정과,
상기 버퍼층과 측벽 절연막을 전면 식각하여 이중 스페이서를 형성하여 콘택홀을 오픈하는 공정과,
상기 셀영역의 노출되어있는 반도체기판에 n형 불순물을 추가 이온주입하는 공정을 구비함에 있다.
또한 본발명의 다른 특징은,
셀영역과 주변회로영역을 구비하는 반도체기판상에 게이트산화막과 도전층 및 마스크절연막을 순차적으로 형성하는 공정과,
상기 마스크절연막에서 게이트산화막까지를 게이트 마스크를 이용한 사진 식각 공정으로 순차적으로 식각하여 마스크절연막 패턴과 중첩되어있는 도전층 패턴으로된 게이트전극을 형성하는 공정과,
상기 구조의 전표면에 측벽 절연막을 형성하는 공정과,
상기 구조의 전표면에 n형 불순물을 이온주입하되, 셀영역에서는 n형 소오스/드레인영역을 형성하는 것이고, 주변회로영역의 nMOS에서는 열전하를 방지하기 위한 LDD 구조 형성을 위한 것이며, 주변회로영역의 pMOS에서는 숏채널 효과 방지를 위한 소오스/드레인영역 확산을 방지하도록하는 공정과,
상기 주변회로영역의 측벽 절연막을 전면식각하여 콘택부를 노출시키는 측벽 스페이서를 형성하는 공정과,
상기 구조의 전표면에 버퍼층을 형성하는 공정과,
상기 주변회로영역의 nMOS와 pMOS의 소오스/드레인영역 접합 형성을 위한 이온주입을 실시하는 공정과,
상기 셀영역의 버퍼층과 측벽 절연막을 전면 식각하여 이중 스페이서를 형성하여 콘택홀을 오픈하는 공정과,
상기 셀영역의 노출되어있는 반도체기판에 n형 불순물을 추가 이온주입하는 공정을 구비함에 있다.
또한 본발명의 또 다른 특징은, 상기 도전층이 다결정실리콘과 W의 적층 구조이고, 상기 측벽 절연막은 질화막이나 산화막 재질로서 30∼500Å 두께로 형성하며, 상기 P 이온주입은 10∼50KeV 에너지로 1E12∼5E13㎠으로 실시하고, 상기 버퍼층은 다결정실리콘층으로 50∼300Å 두께로 형성하며, 상기 주변회로영역의 소오스/드레인영역 접합 형성을 위한 이온주입은 10∼30KeV 에너지로 1E15∼5E15㎠으로 실시하며, 셀영역의 콘택홀을 오픈 후의 n형 불순물 추가 이온주입은 P 이온을 10∼150KeV의 에너지로 1E12∼5E13㎠으로 실시하는 것을 특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)을 구비하는 반도체기판(10)에서 STI 공정을 진행하여 활성 영역을 정의한 후, 게이트산화막(12)을 형성하고, 상기 게이트산화막(12)상에 게이트전극이 되는 다결정실리콘층(14)과 W층(16)을 형성한 후, 그 상부에 마스크절연막인 질화막(18)을 도포한 후, 게이트 마스크를 이용한 사진 식각 공정으로 상기 질화막(18)에서 게이트산화막(12)까지를 순차적으로 식각하여 질화막(18) 패턴과 다결정실리콘층(14) 패턴과 W층(16) 패턴이 중첩되어있는 게이트전극을 형성한다. 그후 식각 손상을 보상하기 위한 열산화 공정을 진행할 수도 있다. (도 1a 참조).
그 다음 금속성분의 노출을 방지하기 위하여 상기 구조의 전표면에 질화막이나 산화막 재질의 측벽 절연막(20)을 30∼500Å 두께로 형성하고, P 이온을 전면에 블랭킷 이온주입을 10∼50KeV 에너지로 1E12∼5E13㎠으로 실시한다. 여기서 상기 P 이온주입은 셀영역(Ⅰ)에서는 n형 소오스/드레인영역을 형성하는 것이고, 주변회로영역(Ⅱ)의 nMOS에서는 열전하를 방지하기 위한 LDD 구조 형성을 위한 것이며, 주변회로영역(Ⅱ)의 pMOS에서는 숏채널 효과 방지를 위한 소오스/드레인영역 확산을 방지하는 역할을 한다. (도 1b 참조).
그후, 상기 주변회로영역(Ⅱ)의 절연막(20)을 전면식각하여 콘택부를 노출시키는 측벽 스페이서가 되도록하여 LDD 구조를 형성하고, 상기 구조의 전표면에 버퍼 다결정실리콘층(22)을 도핑되지 않은 다결정실리콘 재질로 콘택부의 실리사이드막 형성시 반도체기판(10) 표면까지 실리사이드가 형성될 정도의 두께, 예를 들어 50∼300?? 두께로 형성한다. (도 1c 참조).
그다음 상기 주변회로영역(Ⅱ)의 nMOS와 pMOS의 소오스/드레인영역 접합 형성을 위한 이온주입을 이온주입 마스크를 사용하여 실시하되, 상기 버퍼 다결정실리콘층(22)에 Rp가 존재하도록 10∼30KeV 에너지로 1E15∼5E15㎠으로 p형은 B이나 BF2불순물로, n형은 As나 P로 실시한다. (도 1d 참조).
그후 상기 셀영역(Ⅰ)의 다결정실리콘층(22)과 절연막(20)을 전면 식각하여 콘택홀을 오픈한 후, 노출되어있는 반도체기판(10)에 n형 불순물을 추가 이온주입하여 nMOS의 소오스/드레인영역에 대한 전계를 완화시키되, P 이온을 10∼150KeV의에너지로 1E12∼5E13㎠으로 실시한다. 여기서 상기 n형 불순물을 추가 이온주입은 콘택 오픈 전에 한번더 실시할 수도 있다. (도 1e 참조).
그다음 상기 셀영역(Ⅰ)에 다결정실리콘으로된 콘택플러그(24)를 형성하고, 상기 주변회로영역(Ⅱ)에는 실리사이드막(26)을 형성한다. 여기서 상기 실리사이드막(26)은 상기 다결정실리콘층(22) 상에 화학기상증착(chemical vapor deposition ; 이하 CVD라 칭함) 방법으로 Ti/TiN막을 10∼200Å 두께로 증착한 후, 급속열처리 방법으로 700∼900Å에서 1∼60초간 질소 분위기에서 열처리하여 형성하되, 다결정실리콘층(22)과 반도체기판(10)과의 접촉 저항을 감소시키기 위하여 반도체기판(10) 표면까지 실리사이드화한다. (도 1f 참조).
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 셀영역에서의 측벽 스페이서가 적층 구조이므로 박막 증착시 마다 n형 이온을 주입하여 nMOS 소오스/드레인영역의 농도 구배를 주어 전계를 완화시켜 리플레쉬 특성을 향상시킬 수 있고, 게이트라인 바깥쪽 스페이서가 다결정실리콘층이므로 상부 콘택시 마진 확보가 용이하며, 주변회로영역에서는 다결정실리콘층위에 소오스/드레인영역 이온주입을 실시하므로 반도체기판 표면의 이온주입 손상이 방지되고, 후속 열처리 공정시 측면 확산을 감소시켜 숏채널 특성을 향상되며, 기존의 고전류 장비를 사용하여도 얕은 접합 소자를 형성할 수 있어 새로운 장비 사용에 따른 시간이나 비용을 절약할 수 있는 이점이 있다.
Claims (8)
- 셀영역과 주변회로 영역을을 구비하는 반도체기판상에 게이트산화막과 도전층 및 마스크절연막을 순차적으로 형성하는 공정과,상기 마스크절연막에서 게이트산화막까지를 게이트 마스크를 이용한 사진 식각 공정으로 순차적으로 식각하여 마스크절연막 패턴과 중첩되어있는 도전층 패턴으로된 게이트전극을 형성하는 공정과,상기 구조의 전표면에 측벽 절연막과 버퍼층을 형성하는 공정과,상기 버퍼층과 측벽 절연막을 전면 식각하여 이중 스페이서를 형성하여 콘택홀을 오픈하는 공정과,상기 셀영역의 노출되어있는 반도체기판에 n형 불순물을 추가 이온주입하는 공정을 구비하는 반도체소자의 제조방법.
- 셀영역과 주변회로영역을 구비하는 반도체기판상에 게이트산화막과 도전층 및 마스크절연막을 순차적으로 형성하는 공정과,상기 마스크절연막에서 게이트산화막까지를 게이트 마스크를 이용한 사진 식각 공정으로 순차적으로 식각하여 마스크절연막 패턴과 중첩되어있는 도전층 패턴으로된 게이트전극을 형성하는 공정과,상기 구조의 전표면에 측벽 절연막을 형성하는 공정과,상기 구조의 전표면에 n형 불순물을 이온주입하되, 셀영역에서는 n형소오스/드레인영역을 형성하는 것이고, 주변회로영역의 nMOS에서는 열전하를 방지하기 위한 LDD 구조 형성을 위한 것이며, 주변회로영역의 pMOS에서는 숏채널 효과 방지를 위한 소오스/드레인영역 확산을 방지하도록하는 공정과,상기 주변회로영역의 측벽 절연막을 전면식각하여 콘택부를 노출시키는 측벽 스페이서를 형성하는 공정과,상기 구조의 전표면에 버퍼층을 형성하는 공정과,상기 주변회로영역의 nMOS와 pMOS의 소오스/드레인영역 접합 형성을 위한 이온주입을 실시하는 공정과,상기 셀영역의 버퍼층과 측벽 절연막을 전면 식각하여 이중 스페이서를 형성하여 콘택홀을 오픈하는 공정과,상기 셀영역의 노출되어있는 반도체기판에 n형 불순물을 추가 이온주입하는 공정을 구비하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 도전층은 다결정실리콘과 W의 적층 구조인 것을 특징으로하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 측벽 절연막은 질화막이나 산화막 재질로서 30∼500Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 P 이온주입은 10∼50KeV 에너지로 1E12∼5E13㎠으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 버퍼층은 다결정실리콘층으로 50∼300Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 주변회로영역의 소오스/드레인영역 접합 형성을 위한 이온주입은 10∼30KeV 에너지로 1E15∼5E15㎠으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 2 항에 있어서,셀영역의 콘택홀을 오픈 후의 n형 불순물 추가 이온주입은 P 이온을 10∼150KeV의 에너지로 1E12∼5E13㎠으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
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| KR (1) | KR20040099617A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9735346B2 (en) | 2015-07-27 | 2017-08-15 | SK Hynix Inc. | Electronic device and method for fabricating the same |
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2003
- 2003-05-19 KR KR1020030031653A patent/KR20040099617A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9735346B2 (en) | 2015-07-27 | 2017-08-15 | SK Hynix Inc. | Electronic device and method for fabricating the same |
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