KR100235622B1 - 반도체 소자의 얕은 접합 형성방법 - Google Patents
반도체 소자의 얕은 접합 형성방법 Download PDFInfo
- Publication number
- KR100235622B1 KR100235622B1 KR1019960019584A KR19960019584A KR100235622B1 KR 100235622 B1 KR100235622 B1 KR 100235622B1 KR 1019960019584 A KR1019960019584 A KR 1019960019584A KR 19960019584 A KR19960019584 A KR 19960019584A KR 100235622 B1 KR100235622 B1 KR 100235622B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate electrode
- forming
- polysilicon film
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title abstract description 4
- 238000000034 method Methods 0.000 claims abstract description 45
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 229920005591 polysilicon Polymers 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 16
- 150000004767 nitrides Chemical group 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 239000007772 electrode material Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 12
- 238000000206 photolithography Methods 0.000 abstract description 6
- 230000000295 complement effect Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 101100520660 Drosophila melanogaster Poc1 gene Proteins 0.000 description 2
- 101100520662 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PBA1 gene Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002592 echocardiography Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 공정 스텝을 감소시키고, 또한, 표면 단차를 감소시켜 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 얕은 접합 형성방법에 관한 것이다. 본 발명에 따르면, 접합 영역의 얕은 접합 깊이를 보완하기 위한 폴리실리콘막 상부에 감광막 또는 TEOS-오존 산화막과 같은 버퍼막을 형성하고, 이 폴리실리콘막과 감광막 또는 TEOS-오존 산화막을 동일한 식각비로 에치백할 수 있는 식각 가스로 에치백함으로써, 별도의 사진 식각 공정없이 폴리실리콘막을 접합 영역 상부에 패터닝할 수 있다. 또한, 게이트 전극의 상부에 폴리실리콘막을 존재시키지 않음으로써, 표면 단차가 개선되고, 이로써, 이후의 금속배선 공정시, 금속배선의 접촉 불량으로 인한 누설 전류의 발생이 감소된다.
Description
제1도는 종래의 반도체 소자의 얕은 접합 형성방법을 설명하기 위한 반도체 소자의 단면도.
제2a도 내지 제2D도는 본 발명의 제1실시예에 따른 반도체 소자의 얕은 접합 형성방법을 설명하기 위한 각 제조 공정별 단면도.
제3a도 내지 제3c도는 본 발명의 제2실시예에 따른 반도체 소자의 얕은 접합 형성방법을 설명하기 위한 반도체 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 게이트 절연막
13 : 게이트 전극 14 : 질산화막
15 : 저농도 불순물 영역 16 : 스페이서
17 : 고농도 불순물 영역 18 : 폴리실리콘막
19 : 감광막 20 : 평탄화용 산화막
21 : 금속배선 30 : TEOS-오존 산화막
31 : 절연용 산화막
[발명의 기술분야]
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 공정 스텝을 감소시키고, 또한, 표면 단차를 감소시키어 누설 전류를 감소시킬 수 있는 반도체 소자의 얕은 접합 형성방법에 관한 것이다.
[종래 기술]
반도체 소자의 고집적화 경향에 따라, 유효 채널 길이의 감소화는 물론, 소자의 수직 구조, 즉 접합 깊이의 감소가 필연적으로 요구되게 되었다.
예를 들어, 반도체 소자의 고집적화에 따라, 모오스(MOS : metal oxide silicon) 소자의 채널 길이는 0.5㎛ 이하로 감소되고 있고, 소오스 및 드레인과 같은 접합 영역의 깊이는 150㎚ 이하로 감소되고 있다. 여기서, 얕은 접합을 형성하기 위한 방법으로서는 이온 주입시 그 에너지를 조절하고 있다.
그러나, 얕은 접합은 충분한 접합 두께가 제공되지 않기 때문에, 그 결과로, 누설 전류의 발생을 초래하게 된다.
이에 따라, 종래에는 얕은 접합으로 인하여 발생되는 누설 전류를 감소시키기 위하여, 접합 영역 상에 도핑된 폴리실리콘막을 형성하고 있다.
자세하게, 제1도를 참조하여 종래 기술에 따른 얕은 접합 형성방법을 설명하도록 한다. 우선, 반도체 기판(1) 상에 게이트 절연막(2)의 개재하에 게이트 전극(3)이 형성되고, 상기 게이트 전극(3)은 절연막(4)에 의해 피복된다. 다음으로, 노출된 반도체 기판(1) 부분에 불순물이 이온주입되고, 이러한 불순물 이온이 활성화되도록 열처리되는 것에 의해 게이트 전극(3) 양측의 기판(1) 부분에 접합 영역(5)이 형성된다. 여기서, 불순물은 공지된 바와 같이, 반도체 기판의 타입과 반대 타입의 불순물이 이온 주입되어야 한다.
계속해서, 전체 구조물의 상부에 폴리실리콘막(6)이 증착된다. 이 폴리실리콘막(6)은 접합 영역(5)의 깊이가 얕은 것을 보상하기 형성되는 막으로서, 접합 영역(5), 즉, 소오스 및 드레인 영역과, 게이트 전극(5)의 상부에 일부분이 존재하도록 식각됨이 바람직하고, 아울러, 상기 폴리실리콘막(6) 내에는 상기 접합 영역(5)의 불순물과 동일 타입의 불순물이 이온 주입되고, 열처리된다.
[발명이 이루고자 하는 기술적 과제]
그러나, 종래의 얕은 접합 형성방법에 의하면, 접합 영역의 얕은 접합 깊이를 보상하기 위하여 증착되는 폴리실리콘막을 패터닝하기 위해서는 감광막의 도포, 노광, 현상 및 식각으로 이루어지는 일련의 사진 식각 공정이 실시되어야 하기 때문에, 공정상의 번거러움이 존재한다.
또한, 게이트 전극에 기인된 표면 단차로 인하여 이후의 금속배선 공정시에 금속배선의 접촉 불량이 초래됨으로써, 누설 전류가 발생하게 되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 폴리실리콘막의 증착후, 그 상부에 버퍼막을 더 형성하고, 사진 식각 공정이 아닌 에치백 공정으로 상기 폴리실리콘막에 대한 식각을 수행함으로써, 공정스텝을 감소시키고, 아울러, 표면 평탄화를 달성하여 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 얕은 접합 형성방법을 제공하는데, 그 목적이 있다.
[발명의 구성 및 작용]
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판상에 게이트 절연막과 게이트 전극용 물질 및 질산화막을 순차적으로 형성한 후, 이들을 패터닝하여 게이트 전극을 형성한다. 그런 다음, 게이트 전극 양측의 기판 부분에 저농도로 불순물을 이온주입한 후, 상기 게이트 전극의 양 측벽에 스페이서를 형성한 상태에서, 노출된 기판 부분에 재차 고농도로 불순물을 이온주입하여 얕은 접합 깊이의 접합 영역을 형성한다. 그리고 나서, 전체 구조물의 상부에 폴리실리콘막을 증착하고, 상기 폴리실리콘막 상에 하부 구조물이 충분히 매립될 만큼의 두께로 TEOS-오존 산화막을 증착한 후, 게이트 전극 상의 질산화막을 식각 저지층으로하여 TEOS-오전 산화막 및 폴리실리콘막을 에치백함으로써, 접합 영역 상에만 폴리실리콘막을 형성함과 동시에 하부층의 표면 평탄화를 달성한다.
본 발명에 따르면, 접합 영역 상에 폴리실리콘막을 형성하는 경우, 사진 식각 공정 대신에 에치백 공정을 이용하기 때문에, 공정의 단순화를 얻을 수 있고, 아울러, 접합 영역 상에 형성시킨 폴리실리콘막으로 하부층의 표면 평탄화를 제공함으로써, 금속 배선의 신뢰성을 향상시킬 수 있다.
[실시예 1]
이하, 첨부한 도면에 의거하여 본 발명의 제1실시예를 자세히 설명하도록 한다.
첨부한 도면 제2a도 내지 제2d도는 본 발명의 제1실시예에 따른 반도체 소자의 얕은 접합 형성방법을 설명하기 위한 각 제조 공정별 단면도이다.
먼저, 제2a도에 도시된 바와 같이, 제1도전형 반도체 기판(11), 예를 들어, P형의 실리콘 기판 상에 게이트 산화막(12)을 형성하고, 상기 게이트 산화막(12) 상에 게이트 전극용 물질막 및 질산화막(14)을 순차적으로 형성한 후, 상기 질산화막(14), 게이트 전극용 물질막 및 게이트 산화막(12)을 패터닝하여 게이트 전극(13)을 형성한다. 이때, 게이트 전극(13) 상에는 질산화막(14)이 잔류되며, 이러한 질산화막(14)은 후속의 에치백 공정시에 식각 저지층으로의 기능을 수행하게 된다.
이어서, 노출된 기판(11) 영역에 N형의 불순물(15)을 저농도로 이온주입한 후, 게이트 전극(13)의 양 측벽에 공지된 방법으로 스페이서(16)를 형성한 상태에서, 노출된 기판(11) 부분에 재차 N형의 불순물을 고농도로 이온주입하여 저도핑 드레인(Lightly Doped Drain) 구조, 즉, 저농도 및 고농도 불순물 영역(15, 17)을 갖는 접합 영역을 형성한다. 여기서, 불순물들의 이온주입시에는 그 이온주입 에너지를 감소시켜, 접합 영역이 얕은 접합 깊이를 갖도록 한다.
다음으로, 제2b도에 도시된 바와 같이, 제2a도에서의 결과물 상부에, 접합 영역이 얕은 접합 깊이를 갖는 것에 기인하여 누설 전류가 발생되는 것을 방지하기 위하여, 폴리실리콘막(18)과 같은 전도막을 1000 내지 2000Å 두께로 증착한다. 상기 폴리실리콘막(18)은 접합 영역에 이온 주입된 불순물과 동일 타입의 불순물, 예를 들어, 포클 이온(POC13)이 도핑된 막으로서, 접합 영역과 동일한 면 저항(Sheet resistance)을 갖는다. 이어서, 폴리실리콘막(18) 상에 감광막(19)을 도포한다. 여기서, 감광막(19)은 이후에 진행될 에치백 공정시에 폴리실리콘막(18)과 함께 식각되어질 버퍼막이다.
그 다음으로, 제2c도에 도시된 바와 같이, 질산화막(14)을 식각 저지층으로 하는 에치백 공정을 통해, 상기 질산화막(14)이 노출될 때까지 감광막(19)과 폴리실리콘막(18)을 식각 마스크가 필요치 않는 에치백 공정으로 식각한다. 여기서, 에치백 공정은 SF6와 O2의 혼합 가스를 이용해서 감광막(19)과 폴리실리콘막(18)의 식각비가 1대 1이 되는 조건으로 수행한다.
이 경우에, 폴리실리콘막(18)은 식각 마스크를 형성하기 위한 별도의 사진 식각 공정없이, 에치백 공정에 의하여 접합 영역, 즉, 소오스 및 드레인 영역 상에만 형성되기 때문에, 공정의 번거로움을 해소할 수 있다. 또한, 폴리실리콘막(18)이 접합 영역 상에만 형성되는 것으로 인하여 하부층에서의 표면 단차를 어느 정도 줄일 수 있기 때문에, 이후의 금속배선 공정시에 금속배선의 신뢰성을 향상시킬 수 있게 되며, 이에 따라, 금속배선의 접촉 불량으로 인한 누설 전류의 발생을 감소시킬 수 있게 된다.
계속해서, 제2d도에 도시된 바와 같이, 감광막(19)을 공지된 방법으로 제거하고, 전체 구조물 상부에 평탄화용 산화막(20)을 증착한다. 그런 다음, 공지된 식각 공정으로 폴리실리콘막(18)의 일부분을 노출시키는 콘택홀을 형성하고, 상기 평탄화용 산화막(20) 상에 금속 배선(21)을 형성한다.
[실시예 2]
첨부한 도면 제3a도 내지 제3c도는 본 발명의 제2실시예에 따른 반도체 소자의 얕은 접합 형성방법을 설명하기 위한 각 제조 공정별 단면도이다.
본 실시예는 상기 제1실시예의 제2a도의 결과물을 형성하기 위한 일련의 공정이 동일하기 때문에, 그 다음 공정에 대해서 설명하기로 한다.
제3a도에 도시된 바와 같이, 제2a도의 결과물 상부에 폴리실리콘막(18)을 1000 내지 2000Å 두께로 증착한다. 이때, 폴리실리콘막(18)은 하부의 접합 영역에 이온주입된 불순물과 동일 타입의 불순물, 예를 들어, 포클 이온(POC13)이 도핑되며, 특히, 저농도 및 고농도 불순물 영역(15,17)으로 이루어진 접합 영역과 동일한 면 저항을 갖도록 증착된다. 이어서, 상기 폴리실리콘막(18) 상에 TEOS-오존 산화막(30)을 하부 구조물을 충분히 매립시킬 수 있을 정도의 두께, 예를 들어, 5000 내지 8000Å의 두께로 증착한다. 이 TEOS-오존 산화막(30)은 상술된 제1실시예의 감광막과 동일하게 이후에 진행되어질 에치백시, 버퍼막으로 이용된다.
다음으로, 제3b도에 도시된 바와 같이, 질산화막(14)을 식각 저지층으로 하는 에치백 공정을 통해, TEOS-오존 산화막(30)과 폴리실리콘막(18)을 상기 질산화막(14)이 노출될 때까지 에치백한다. 여기서, 에치백 공정은 TEOS-오존 산화막(30)과 폴리실리콘막(18)이 1대 1의 식각비를 갖는 조건으로 수행되며, 그 식각 가스로는 CF4와 O2의 혼합 가스를 사용한다.
이 경우에, 전술된 제1실시예와 마찬가지로 폴리실리콘막(18)이 에치백 공정에 의해 접합 영역 상에만 잔류되기 때문에, 사진 식각 공정이 필요치 않는 것에 기인하여 공정 단순화를 얻을 수 있게 된다. 또한, 전술된 제1실시예에서는 버퍼막으로서 감광막이 사용되고, 에치백 후에는 폴리실리콘막(18) 상에 잔류된 감광막을 제거하는 반면, 본 발명의 제2실시예에서는 버퍼막으로서 TEOS-오존 산화막(30)을 사용하고, 에치백 후에는 폴리실리콘막(18) 상에 잔류된 TEOS-오존 산화막(30)을 그대로 잔류시킴으로써, 하부 구조물의 표면 평탄화를 동시에 달성한다. 이에 따라, 게이트 전극(13)으로 인한 표면 단차가 제거되는 것으로 인하여, 후속에서 형성되는 금속배선의 신뢰성을 제1실시예에서 보다 더욱 높일 수 있게 된다.
계속해서, 제3c도에 도시된 바와 같이, 전체 구조물 상부에 절연용 산화막(31)을 소정 두께로 증착하고, 절연용 산화막(31)과 TEOS-오존 산화막(30)을 식각하여 접합 영역 상부의 폴리실리콘막(18)을 노출시키는 콘택홀을 형성한 후, 절연용 산화막(31) 상에 폴리실리콘막(18)과 콘택되는 금속배선(21)을 형성한다.
[발명의 효과]
이상에서와 같이, 본 발명에 의하면, 폴리실리콘막 상에 감광막 또는 TEOS-오존 산화막과 같은 버퍼막을 증착한 후에, 에치백 공정으로 버퍼막과 폴리실리콘막을 식각하여 접합 영역 상에만 폴리실리콘막을 잔류시키기 때문에, 별도의 사진 식각 공정이 필요치 않는 것에 기인하여 공정의 단순화를 얻을 수 있다.
또한, 접합 영역 상에 폴리실리콘막을 형성하는 것으로 인하여, 접합 영역과 게이트 전극간의 단차를 감소시킬 수 있으며, 특히, 버퍼막으로서 TEOS-오존 산화막을 이용하는 경우에는 에치백 공정을 통해 하부층의 표면 평탄화를 동시에 달성할 수 있기 때문에, 후속에서 수행되는 금속배선의 접촉 불량을 감소시킬 수 있는 것에 기인하여, 그 신뢰성을 향상시킬 수 있게 된다.
Claims (4)
- 제1도전형의 반도체 기판 상에 게이트 절연막과, 게이트 전극용 물질층, 및 식각 저지층을 순차적으로 형성하는 단계; 상기 식각 저지층, 게이트 전극용 물질층 및 게이트 절연막을 패터닝하여 상기 반도체 기판의 적소에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로하여 노출된 제1도전형의 반도체 기판 부분에 제2도전형의 불순물을 저농도로 이온주입하는 단계; 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계; 상기 게이트 전극 및 스페이서를 마스크로해서, 저농도로 불순물이 이온주입되어 있는 제1도전형의 반도체 기판 부분에 제2도전형의 불순물을 고농도로 이온주입하여 저도핑 드레인 구조의 접합 영역을 형성하는 단계; 전체 구조물의 상부에 전도층을 증착하는 단계; 상기 전도층 상에 하부 구조물이 충분히 매립될 만큼의 두께로 버퍼막을 형성하는 단계; 및 상기 식각 저지층이 노출될 때까지, 상기 버퍼막과 전도층을 에치백하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
- 제1항에 있어서, 상기 전도막은 도핑된 폴리실리콘막이고, 상기 버퍼막은 TEOS-오존 산화막이며, 상기 식각 저지층은 질산화막인 것을 특징으로 반도체 소자의 얕은 접합 형성방법.
- 제1항에 있어서, 상기 에치백 공정은 버퍼막과 전도막의 식각비를 1 : 1의 비율로 수행하는 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
- 제1항에 있어서, 상기 에치백 공정은 CF4와 O2의 혼합 가스로 수행하는 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960019584A KR100235622B1 (ko) | 1996-06-03 | 1996-06-03 | 반도체 소자의 얕은 접합 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960019584A KR100235622B1 (ko) | 1996-06-03 | 1996-06-03 | 반도체 소자의 얕은 접합 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980005866A KR980005866A (ko) | 1998-03-30 |
| KR100235622B1 true KR100235622B1 (ko) | 1999-12-15 |
Family
ID=19460641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960019584A KR100235622B1 (ko) | 1996-06-03 | 1996-06-03 | 반도체 소자의 얕은 접합 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100235622B1 (ko) |
-
1996
- 1996-06-03 KR KR1019960019584A patent/KR100235622B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980005866A (ko) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5472897A (en) | Method for fabricating MOS device with reduced anti-punchthrough region | |
| EP0173953B1 (en) | Method for manufacturing a semiconductor device having a gate electrode | |
| US4589928A (en) | Method of making semiconductor integrated circuits having backside gettered with phosphorus | |
| JPH0846201A (ja) | 半導体素子及びその製造方法 | |
| JPH1050705A (ja) | 半導体装置の製造方法 | |
| US5432105A (en) | Method for fabricating self-aligned polysilicon contacts on FET source/drain areas | |
| US5977600A (en) | Formation of shortage protection region | |
| US5705437A (en) | Trench free process for SRAM | |
| KR100232197B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100235622B1 (ko) | 반도체 소자의 얕은 접합 형성방법 | |
| KR100273296B1 (ko) | 모스 트랜지스터 제조방법 | |
| US5707721A (en) | Methods of forming field effect transistors having oxidation-controlled gate lengths | |
| JP2557206B2 (ja) | 半導体素子の製造方法 | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| JP2892415B2 (ja) | 半導体素子の製造方法 | |
| KR100250098B1 (ko) | 아이솔레이션영역 및 그형성방법 | |
| KR100511930B1 (ko) | 반도체소자의 제조방법 | |
| KR100261166B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100648240B1 (ko) | 반도체 소자의 자기정렬 콘택 형성방법 | |
| KR100261186B1 (ko) | 반도체소자의 제조방법 | |
| KR100274979B1 (ko) | 반도체소자내의콘택트형성방법 | |
| KR100567047B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR0175366B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20020010793A (ko) | 반도체소자의 제조방법 | |
| KR0136928B1 (ko) | 반도체장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050824 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |