KR980005866A - 반도체 소자의 얕은 접합 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 얕은 접합 형성방법에 관한 것으로, 보다 구체적으로는, 공정 스텝을 감소하고, 표면 단차를 감소시키어 누설 전류를 감소시킬 수 있는 반도체 소자의 얕은 접합 형성방법에 관한 것이다. 본 발명에 따르면, 얕은 접합을 보완하기 위한 폴리실리콘막 상부에 감광막 또는 TEOS-오존 산화막과 같은 버퍼막을 형성하고, 이 폴리실리콘막과 감광막 또는 TEOS-오존 산화막을 동일한 식각비로 에치백할 수 있는 식각 가스에 의하여 에치백하므로써, 별도의 사진 식각 공정없이 폴리실리콘막을 접합 영역 상부에 패터닝할 수 있다. 또한 에치백 공정에 의하여, 게이트 전극 상부에 폴리실리콘막을 존재시키지 않으므로써, 표면 단차가 개선되고, 이로써, 이후의 금속 배선공정시, 금속 배선 불량으로 인한 누설전류가 감소된다.

Description

반도체 소자의 얕은 접합 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2d도는 본 발명의 제1실시예에 따른 반도체소자의 얕은 접합 형성방법을 설명하기 위한 각 제조 공정별 단면도.

Claims (8)

  1. 불순물을 포함하는 반도체 기판상에 게이트 절연막과 게이트 전극 물질 및 식각 저지층을 순차적으로 층착하는 단계; 상기 게이트 전극 물질과 식각 저지층을 소정 부분 식각하여 게이트 전극을 형성하는 단계; 게이트 전극 양측의 기판 부분에 저농도 주입하는 단계; 상기 게이트 전극 양 측벽에 절연막 스페이서를 형성하는 단계; 전체 구조물 상부에 접합 영역용 전도층을 증착하는 단계; 상기 접합 영역용 전도층 상부에 하부 구조물이 충분히 매립될 만큼의 버퍼막을 형상하는 단계; 상기 식각 저지층 표면이 노출되도록 상기 버퍼막과 접합 영역용 전도층을 제거하는 단계; 및 상기 버퍼막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 얕은 접합 형성방법.
  2. 제1항에 있어서, 상기 접합 영역용 전도층은 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체소자의 얕은 접합 형성방법.
  3. 제1항에 있어서, 상기 버퍼막은 감광막인 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 접합 영역용 전도층과 버퍼막은 SF6와 O2의 혼합 가스에 의해서 에치백되는 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
  5. 제1항에 있어서, 상기 버퍼막은 TEOS-오존 산화막인 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
  6. 제1항, 제2항 및 제5항 중 어느 한 항에 있어서, 상기 TEOS-오존 산화막과 폴리실리콘막을 에치백하기 위한 식각 가스는 CF4와 O2의 혼합 가스인 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
  7. 제1항에 있어서, 상기 폴리실리콘은 접합 영역과 동일한 면저항을 갖는 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
  8. 제1항 또는 제2항에 있어서, 상기 접합 영역용 전도층의 두께는 1000 내지 2000Å인 반도체 소자의 얕은 접합 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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