KR970030498A - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 게이트전극이 오버랩된 LDD 구조의 트랜지스터 제조방법에 관한 것으로, 제1도전형 반도체기판상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막위에 제1도전층과 제1절연막을 차례로 형성하는 공정, 상기 제1절연막 및 제1도전층을 소정의 게이트패턴으로 패터닝하여 제1도전층으로 이루어진 게이트전극을 형성하는 공정, 저농도의 제2도전형의 불순물을 이온주입하여 상기 게이트전극 양단의 기판부위에 LDD 접합을 형성하는 공정, 기판 전면에 제2 절연막과 제2 도전층을 차례로 형성하는 공정, 상기 제2도전층을 이방성식각하여 상기 게이트전극의 측벽에 스페이서를 형성하는 공정, 상기 스페이서를 식각저지층으로 하여 상기 제2절연막을 제거하는 공정, 상기 게이트전극 상부의 제1절연막을 제거하는 공정, 기판 전면에 제3 도전층을 형성하는 공정, 및 상기 제3도전층을 블랭킷 에치백하여 상기 게이트전극과 스페이서를 접속하는 도전층스트링거를 형성하는 공정을 구비하여 이루어진 반도체장치의 제조 방법을 제공한다.

Description

반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 방법에 따른 일 실시예의 반도체장치 제조방법의 제조공정 순서단면도이다.

Claims (6)

  1. 제1도전형 반도체기판상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막위에 제1도전층과 제1절연막을 차례로 형성하는 공정, 상기 제1절연막 및 제1도전층을 소정의 게이트패턴으로 패터닝하여 제1도전층으로 이루어진 게이트전극을 형성하는 공정, 저농도의 제2도전형의 불순물을 이온주입하여 상기 게이트전극 양단의 기판부위에 LDD접합을 형성하는 공정, 기판 전면에 제2 절연막과 제2 도전층을 차례로 형성하는 공정, 상기 제2도전층을 이방성식각하여 상기 게이트전극의 측벽에 스페이서를 형성하는 공정, 상기 스페이서를 식각저지층으로 하여 상기 제2절연막을 제거하는 공정, 상기 게이트전극 상부의 제1절연막을 제거하는 공정, 기판 전면에 제3 도전층을 형성하는 공정, 및 상기 제3도전층을 블랭킷 에치백하여 상기 게이트전극과 스페이서를 접속하는 도전층스트링거를 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1도전층은 폴리실리콘 또는 폴리사이드를 증착하여 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2도전층과 제3도전층은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2절연막은 나니트라이드로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  6. 제1항에 있어서, 상기 게이트전극과 스페이서 및 스트링거에 의해 오버랩구조의 게이트전극이 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
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