KR970018704A - 수직구조의 mos트랜지스터를 갖는 반도체장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 수직구조의 MOS트랜지스터를 갖는 반도체장치 및 그의 제조방법에 관한 것으로서, 상기 반도체장치는 반도체활성소자영역으로서 제공된 반도체기판(10)과; 제1홀을 구비한 절연층(11)과; 상기 절연층(11)의 상기 제1홀의 일측벽에서 상기 절연층(11) 내부로 평행하게 형성된 제1 도전층(12)과; 상기 제1도전층(12)보다 상대적으로 높은 위치에 존재하고, 상기 절연층(11)의 상기 제1홀의 일측벽과 대향하는 타측벽에서 상기 절연층(11)내부로 평행하게 형성된 제2도전층(14)과; 상기 제1홀의 양측벽에 형성되어 있되, 상기 제1도전층과 전기적으로 접촉되어 있는 제3 도전층(18)과; 상기 제3도전층(18)상에 형성된 제4도전층(20)과; 상기 제4도전층(20)상에 형성되어 있되, 상기 제2도전층과 전기적으로 접촉되어 있는 제5도전층(14)과; 상기 제1홀의 양측벽사이에 형성된 제2홀(26)과; 상기 제2홀(26)의 저면 및 측면상에 형성된 산화막(28)과; 상기 제2홀(26)내에서 상기 산화막(28)상에 형성된 제6도전층(30)과; 상기 제6도전층(30)과 전기적으로 접촉되게 그 위에 형성된 제7도전층(32)을 구비한다.

Description

수직구조의 MOS트랜지스터를 갖는 반도체장치 및 그 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도 내지 제4도는 본 발명의 수직구조의 MOS트랜지스터를 갖는 반도체장치의 제조방법을 보여주는 공정순서도.

Claims (7)

1. 수직구조의 MOS 트랜지스터를 갖는 반도체장치에 있어서, 반도체활성소자영역으로서 제공된 반도체기판(10)과; 제1홀을 구비한 절연층(11)과; 상기 절연층(11)의 상기 제1홀의 일측벽에서 상기 절연층(11) 내부로 평행하게 형성된 제1 도전층(12)과; 상기 제1도전층(12)보다 상대적으로 높은 위치에 존재하고, 상기 절연층(11)의 상기 제1홀의 일측벽과 대향하는 타측벽에서 상기 절연층(11)내부로 평행하게 형성된 제2도전층(14)과; 상기 제1홀의 양측벽에 형성되어 있되, 상기 제1도전층과 전기적으로 접촉되어 있는 제3 도전층(18)과; 상기 제3도전층(18)상에 형성된 제4도전층(20)과; 상기 제4도전층(20)상에 형성되어 있되, 상기 제2도전층과 전기적으로 접촉되어 있는 제5도전층(14)과; 상기 제1홀의 양측벽사이에 형성된 제2홀(26)과; 상기 제2홀(26)의 저면 및 측면상에 형성된 산화막(28)과; 상기 제2홀(26)내에서 상기 산화막(28)상에 형성된 제6도전층(30)과; 상기 제6도전층(30)과 전기적으로 접촉되게 그 위에 형성된 제7도전층(32)을 구비한 반도체장치.
2. 제1항에 있어서, 상기 제1도전층(12)은 상기 MOS 트랜지스터의 드레인 또는 소오스이고, 상기 제3도전층(18)은 채널층이며, 상기 제2도전층(14)은 소오스 또는 드레인이고, 그리고 상기 제4도전층(20)은 게이트로 사용되는 반도체장치.
3. 수직구조의 MOS 트랜지스터를 갖는 반도체장치의 제조방법에 있어서, 제1도전형의 불순물이 도핑된 반도체활성소자영역인 반도체기판(10)상에, 소정 두께의 절연층(11a)을 도포하는 공정과; 상기 절연층(11a)상에 소정 패턴의 제1도전층(12)을 형성하는 공정과; 상기 제1도전층(12)상에 상기 절연층(11a)과 동일한 물질인 절연층(11b)을 형성하는 공정과; 상기 절연층(11b)상에 소정 패턴의 제2도전층(14)을 형성하는 공정과; 상기 제2도전층(14)상에 다시 상기 절연층(11a)과 동일한 물질인 절연층(11c)을 도포하는 공정과; 상기 절연층(11c)상에 소정 패턴의 제1감광막(16)을 형성하는 공정과; 상기 제1감광막(16)을 마스크로 사용하여 상기 반도체기판(10)의 표면이 노출될 때까지 상기 절연층(11a, 11b, 11c)과 상기 제1 및 제2도전층(12, 14)의 일단을 제거하여 제1홀을 형성하는 공정과; 상기 제1홀내에 제2도전형의 불순물로 도핑된 제3도전층(18)을 상기 제1도전층(12)의 끝부분과 전기적으로 접촉하면서 상기 반도체기판(10)상에 형성하는 공정과; 상기 제3도전층(18)상에, 상기 제1도전형의 불순물로 도핑된 제4도전층(20)과 상기 제2도전형의 불순물로 도핑된 제5도전층(22)을 차례로 형성하는 공정과; 상기 제5도전층(22)과 상기 절연층(11)상에 소정패턴의 감광막(24)을 형성하는 공정과; 상기 제2 감광막(24)을 홀형성용 마스크로 사용하여 상기 반도체기판(10)의 표면이 노출되기까지 상기 제5도전층(22), 상기 제4도전층(20) 및 상기 제3도전층(18)을 차례로 제거하여 제2홀(26)을 형성하는 공정과; 상기 제2감광막(24)을 제거한 다음, 산화막(28)을 상기 제2홀(26)의 저면 또는 측면상에 형성하는 공정과; 상기 홀(26)내에 있는 상기 산화막(28)상에 제6도전층(30)을 형성하는 공정을 포함하는 반도체장치의 제조방법.
4. 제3항에 있어서, 상기 제3도전층(18)의 선택적 에피택셜 성장법에 의해 성장되는 반도체장치의 제조방법.
5. 제3항에 있어서, 상기 제5도전층(22)의 상기 제2도전층(14)과 전기적으로 접촉되어 있는 반도체장치의 제조방법.
6. 제3항에 있어서, 상기 산화막(28)의 약 50-150Å의 두께를 갖는 반도체장치의 제조방법.
7. 제3항에 있어서, 상기 제6도전층(30)의 폴리실리콘 플러그 또는 텅스텐 플러그의 물질로 이루어져 있는 반도체장치의 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.