KR950021781A - 반도체 소자의 게이트 측벽 스페이서 형성 방법 - Google Patents

Abstract

본 발명은 반도체 기판(1)상에 필드산화막(2), 게이트산화막(3), 게이트전극(4)의 패턴을 차례로 형성하는 단계, 웨이퍼 전체구조 상부에 실리콘 질화막(5)을 형성하고 상기 실리콘질화막(5)상부에 산화막(6)을 형성하는 단계, 상기 산화막(6)을 상기 실리콘 질화막(5)을 식각 장벽으로하여 전면 식각을 통해 식각한 후에 다시 산화막(6)과 실리콘 질화막(5)의 식각정도 차이를 이용하여 실리콘질화막(6)을 식각하여 게이트전극의 측벽에 스페이서(5')를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 게이트측벽 스페이서 형성방법에 관한 것으로, 기존의 스페이서 형성방법에 의한 경우에 비해 소오스/드레인 영역에 보다 균일하고 얇은 막을 유지할 슈 있어 소오스/드레인 영역에 보다 균일하고 얇은 막을 유지할 수 있어 소오스/드레인 영역에 불순물 주입을 통한 예정된 면저항의 안정적인 확보가 용이해질 수 있으며, 과도한 식각으로 인해 반도체 기판의 손상으로 누설 전류 발생을 방지하여 소자의 신뢰성 향상에 기여하는 효과가 있다.

Description

반도체소자의 게이트측벽 스페이서 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1A도 내지 제1C도는 본 발명에 따른 스페이서 제조공정도.

Claims (1)

1. 반도체소자의 게이트측벽 스페이서 형성방법에 있어서, 반도체 기판(1)상에 필드산화막(2), 게이트산화막(3), 게이트전극(4)의 패턴을 차례로 형성하는 단계, 웨이퍼 전체구조 상부에 실리콘 질화막(5)을 형성하고 상기 실리콘질화막(5)상부에 산화막(6)을 형성하는 단계, 상기 산화막(6)을 상기 실리콘 질화막(5)을 식각 장벽으로하여 전면 식각을 통해 식각한 후에 다시 산화막(6)과 실리콘 질화막(5)의 식각정도 차이를 이용하여 실리콘질화막(6)을 식각하여 게이트전극의 측벽에 스페이서(5')를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 게이트측벽 스페이서 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.