KR940022892A

KR940022892A - 박막 트랜지스터 제조방법

Info

Publication number: KR940022892A
Application number: KR1019930004108A
Authority: KR
Inventors: 박준영
Original assignee: 문정환; 금성일렉트론 주식회사
Priority date: 1993-03-17
Filing date: 1993-03-17
Publication date: 1994-10-21

Abstract

본 발명은 박막트랜지스터 제조방법에 관한 것으로, 종래의 기술에서 문제시 되었던 전류 차단시 게이트(3a)와 드레인간에 누설전류가 발생하는 문제점을 해결하기 위해 산화막 성장시 새부리현상을 이용하여 게이트(3a)상측 양모서리에 두꺼운 산호막을 형성시키므로서, 게이트(3a)모서리에서 발생하는 강한 전계의 양향을 감소시켜 터늘링 효과에 의한 누설전류의 발생을 줄이므로써 초저전력용 SRAM소자에 본 기술을 적용할 수 있다.

Description

박막 트랜지스터 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 종래의 박막트랜지스터 제조방법, 제2도는 본 발명의 박막트랜지스터 제조방법.

Claims

절연막(1)상에 제1절연막(2)고 제1반도체층(3) 및 완충용 제2절연막(10)을 차례로 형성하는 공정; 게이트 영역으로 선택된 제2절연막(10)상층에 게이트 현상의 제3절연막(11) 패턴을 형성하는 공정; 상기 제1반도체층(3)을 열산화하여, 제3절연막(11)의 양측하단에 버드비크(12a)형성을 갖도록 제4절연막(12)를 형성시키는 공정; 제3절연막(11)을 마스크로 에치백하여, 상부 모서리에 버드비크(12a)형상의 절연막을 갖는 게이트(3a)를 패턴하는 공정; 제3절연막(11)을 제거하고, 전표면상에 게이트(3a) 절연용 제5절연막(14)가 제2반도체층(5)을 차례로 형성하는 공정; 게이트(3a)상부의 제2반도체층(5)의 선택영역에 제1도전형 불순물을 주입하여 채널의 일측이 게이트(3a)의 일측과 수직방향으로 일치하도록 채널영역(6)을 형성하는공정; 채널영역(6)양측의 제2반도체층(5)에 제2도전형 불순물을 주입하여 소오스/드레인 영역(7,8)을 형성하는 공정으로 구비됨을 특징으로하는 박막트랜지스터 제조방법.
제1항에 있어서, 제1절연막(3)의 두께를 500-5000Å의 산화막을 이용함을 특징으로 하는 박막트랜지스터 제조방법.
제1항에 있어서, 게이트 전극용 제1반도체층(3)의 두께를 500~3000Å의 폴리실리콘을 이용함을 특징으로 하는 박막트랜지스터 제조방법.
제1항에 있어서, 제2절연막(10)의 두께를 100~300Å의 산화막을 이용함을 특징으로 하는 박막트랜지스터 제조방법.
제1항에 있어서, 제3절연막(11)으로는 1000~10000Å두께의 질화막 또는 산화막을 이용함을 특징으로 하는 박막트랜지스터 제조방법.
제1항에 있어서, 제4절연막(14)은 200~500Å두께의 산화막을 이용함을 특징으로 하는 박막트랜지스터 제조방법.
제1항에 있어서, 제2반도체층(8)은 200~500Å의 폴리실리콘을 이용함을 특징으로 하는 박막트랜지스터 제조방법.
제1항에 있어서, 제1반도체층(3)을 열산화하여 게이트(3a)의 상측모서리 부분에 두꺼운 산화막을 형성시킴을 특징으로 하는 박막트랜지스터 제조방법.
제1항에 있어서, 제4절연막(12)은 700~2000Å두께의 산화막으로 형성함을 특징으로 하는 박막트랜지스터 제조방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.