KR970023894A - 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터(TFT) 제조방법에 관한 것으로, 절연기판위에 하부 게이트와, 상기 하부 게이트위에 절연막과, 상기 절연막 위에 상부 게이트를 형성하는 공정과; 상기 절연막을 상기 하부 게이트 및 상부 게이트의 나비 보다 작게 되도록 식각하는 공정과; 상기 하부 게이트와 절연막 및 상부 게이트 표면에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막 표면 및 기판 상에 반도체층을 형성하는 공정과; 경사이온주입을 실시하여 불순물 영역을 형성하는 공정을 포함하여 소자 제조를 완료하므로써, 1) 오프셋 길이를 제어(control)하는 것이 가능하게 되어 TFT의 특성 변화를 감소시킬 수 있으며, 2) 마스크 공정이 요구되지 않아 공정단순화를 기할 수 있고, 3) 수직 채널을 사용하여 TFT에 의해 셀 사이즈가 증가하는 것을 방지할 수 있으며, 4) 상부 채널과 하부 채널을 따로 제어하는 것이 가능하여 드레인 전계가 채널에 미치는 영향을 감소시킬 수 있게 되어 TFT특성을 개선시킬 수 있고, 5) 더블 게이트 구조에 의해 채널 모듈레이션 효과(온/오프 비 증가)를 증대시킬 수 있어 TFT의 특성을 향상시킬 수 있는 고신뢰성의 박막트랜지스터를 구현할 수 있게 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2(가)도 내지 제2(바)도는 본 발명의 제1실시예에 따른 박막트랜지스터 제조방법을 도시한 공정수순도.
Claims (7)
- 기판 위에 하부 게이트와, 상기 하부 게이트 위에 절연막과, 상기 절연막 위에 상부 게이트를 형성하는 공정과; 상기 절연막을 상기 하부 게이트 및 상부 게이트의 나비보다 작게 되도록 식각하는 공정과; 상기 하부 게이트와 절연막 및 상부 게이트 표면에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막 표면 및 기판 상에 반도체층을 형성하는 공정과; 경사이온주입을 실시하여 불순물 영역을 형성하는 공정을 포함하여 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 절연막은 유전체로 형성되는 것을 특징으로하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 절연막은 습식 또는 건식식각법으로 식각되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 기판 위에 하부 게이트와, 상기 하부 게이트 위에 절연막과, 상기 절연막 위에 상부 게이트를 형성하는 공정과; 상기 하부 게이트와 절연막 및 상부 게이트 양 측면에 측벽 스페이서를 형성하는 공정과; 일측의 측벽 스페이서를 제거하고, 상기 절연막을 상기 하부 게이트 및 상부 게이트의 나비보다 작게 되도록 식각하는 공정과; 상기 상부 게이트와 절연막 및 하부 게이트 표면에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막과 측벽 스페이서 및 기판 표면에 반도체층을 형성하는 공정 및 ; 소오스/드레인 이온주입을 실시하는 공정을 포함하여 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항에 있어서, 상기 측벽 스페이서는 산화막으로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항 또는 제5항에 있어서, 상기 측벽 스페이서는 하부 게이트와 절연막 및 상부 게이트를 포함한 절연기판 상에 산화막을 증착하고, 이들 에치백하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항에 있어서, 상기 절연막은 습식 또는 건식식각법으로 식각되는 것을 특징으로 하는 박막트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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