KR970054189A - 반도체장치 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로, SRAM의 셀 비율을 개선하기 위한 것이다.
이를 위해 본 발명은 반도체 기판상에 게이트절연막을 형성하는 단계와, 상기 게이트절연막 상부에 제1트랜지스터의 게이트 및 제2드랜지스터의 게이트를 각각 형성하는 단계, 상기 게이트가 형성된 기판 전면에 질화막을 형성하는 단계, 상기 질화막을 선택적으로 식각하여 상기 제2트랜지스터 부위에만 남기는 단계, 산화공정을 실시하는 단계, 상기 질화막을 제거하는 단계, 및 이온주입에 의해 소오스 및 드레인영역을 형성하는 단계를 포함하여 이루어지는 반도체장치 제조방법을 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 의한 반도체장치의 제조방법을 도시한 공정순서도이다.
Claims (7)
- 반도체 기판상에 게이트절연막을 형성하는 단계와, 상기 게이트절연막 상부에 제1트랜지스터의 게이트 및 제2트랜지스터의 게이트를 각각 형성하는 단계, 상기 게이트가 형성된 기판 전면에 질화막을 형성하는 단계, 상기 질화막을 선택적으로 식각하여 상기 제2트랜지스터 부위에만 남기는 단계, 산화공정을 실시하는 단계, 상기 질화막을 제거하는 단계, 및 이온주입에 의한 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1항에 있어서, 상기 제1트랜지스터와 제2트랜지스터는 각각 SRAM셀이 억세스 트랜지스터 및 구동 트랜지스터임을 특징으로 하는 반도체장치 제조방법.
- 제 1항에 있어서, 상기 게이트는 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1항에 있어서, 상기 게이트는 폴리사이드로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1항에 있어서, 상기 질화막을 선택적으로 식각하여 상기 제2트랜지스터 부위에만 남기는 단계후에 제2트랜지스터 부위에 남아 있는 상기 질화막을 블랭킷 식각하여 상기 제2트랜지스터의 게이트 측면에 질화막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1항에 있어서, 상기 산화공정에 의해 상기 제1트랜지스터의 게이트 하부의 엣지부에 산화막이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1항에 있어서, 상기 질화막은 뜨거운 H3PO4를 이용하여 제거하는 것을 특징으로 하는 반도체장치 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Country Status (1)
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|---|---|---|---|---|
| KR100489588B1 (ko) * | 1997-12-29 | 2005-09-15 | 주식회사 하이닉스반도체 | 탑게이트형박막트랜지스터의제조방법 |
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1995
- 1995-12-29 KR KR1019950064407A patent/KR100219069B1/ko not_active IP Right Cessation
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| KR100219069B1 (ko) | 1999-09-01 |
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