KR100219069B1 - 반도체장치 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로, SRAM의 셀 비율을 개선하기 위한 것이다.
이를 위해 본 발명은 반도체 기판상에 게이트절연막을 형셩하는 단계와, 상기 게이트절연막 상부에 제1트랜지스터의 게이트 및 제2트랜지스터의 게이트를 각각 형성하는 단졔, 상기 게이트가 형성된 기판 전면에 질화막을 형성하는 단계, 상기 질화막을 선택적으로 식각하여 상기 제2트랜지스터 부위에만 남기는 단졔, 산화공정을 실시하는 단계, 상기 질화막을 제거하는 단계, 및 이온주입에 의해 소오스 및 드레인영역을 형성하는 단졔를 포합하여 이루어지는 반도체장치 제조방법을 제공한다.
Description
제1a도 내지 제1d도는 본 발명의 일 실시예에 의한 에스램 제조 공정도.
제2a도 및 제2b도는 본 발명의 다른 실시예에 의한 에스램 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트절연막
3a : 액세스 트랜지스터의 게이트 3b : 구동 트랜지스터의 게이트
4 : 질화막 4' : 질화막 스페이서
5 : 산화막 6 : 절연막 스페이서
본 발명은 반도체 기술에 관한 것으로, 특히 SRAM(static random access memory)제조방법에 관한 것이다.
SRAM의 셀 비율(cell ratio)을 개선하기 위해서 종래에는 주로 레이아웃을 수정하거나 공정을 변화시키는 방법을 이용하였다.
그러나, 이러한 종래의 방법은 트랜지스터의 크기를 축소시기는데 한계가 있고 공정이 복잡해지는 문제점을 가지고 있다.
본 발명은 레이아웃의 수정 또는 공정의 변화 없이 SRAM의 셀 비율을 개선할 수 있는 에스램 제조방범을 제공하는 것을 그 목적으로 한다.
본 발명은 트랜지스터의 게이트전극 형성후 산화공정을 선택적으로 진행하여 액세스 트랜지스터의 게이트전극 하부에만 버즈비크(bird's beak) 현상을 일으켜 구동 트랜지스터의 전류와의 차이를 늘림으로써 셀 비율을 개선시킬 수 있도록 한다.
상기 목적을 달성하기 위한 본 발명은, 에스램 제조방법에 있어서, 반도체 기판상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상부에 액세스 트랜지스터의 게이트 및 구동 트랜지스터의 게이트를 각각 형성하는 단계;상기 액세스 트랜지스터의 게이트 및 구동 트랜지스터의 게이트가 형성된 기판 전면에 질화막을 형성하는 단계;상기 질화막을 전면식각하여 상기 구동 트랜지스터의 측벽을 덮는 질화막 스페이서를 형성하는 단계; 열산화공정을 실시하여 상기 액세스 트랜지스터의게이트 에지 부분이 그 중심부에 비해 두꺼운 산화막을 가지도록 하는 단계; 및 상기 질화막 스페이서를 제거하는 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 제1a도 내지 제1d도는 본 발명의 일 실시예에 의한 SRAM 셀의 액세스 트랜지스더 및 구동 트랜지스터 재조 공정을 도시한 것이다.
본 실시예에 따른 공정은 먼저, 제1a도에 도시된 바와 같이 실리콘기판(1) 상에 게이트절연막(2)을 형성하고 그 상부에 게이트전극 형성용 도전층으로서. 폴리실리콘층을 형성한 후, 이를 소정의 게이트패턴으로 괘터닝하여 액세스 트랜지스터의 게이트(3A) 및 구둥 트랜지스터의 게이트(3B)를 각각 헝성한다. 이어서LDD(lig1ltly doped drain)영역 형성을 위한 저농도 이온주입을 행한다.
다음으로, 제1b도에 도시된 바와 같이 게이트가 형성된 기판 전면에 질화막(4)을 얇게 헝성한 후, 사진식각공정을 통해 상기 질화막(4)을 선택적으로 식각하여 구동트랜지스더 부위에만 질화막(4)이 남도록 한다.
계속하여 제1c도에 도시된 바와 같이 열산화공정을 실시하는 바 이 열산화공정에 의해 게이트를 이루는 폴리실리콘이 산화되게 되는데 구동 트랜지스터의 게이트(3B)는 질화막(4)에 의해 덮여 있어 산화가 일어나지 않으며, 액세스 트랜지스터의 게이트(3A)만이 산화되게 된다. 이때, 폴리실리콘 산화공정에 의해 게이트 에지측에 형성되는 산화막(5)의 두께가 두꺼워지는 버즈비크가 생기게 되며, 이로 인해 액세스 트랜지스터의 문턱전압이 증가하고 전류 레벨이 감소하게 된다. 이때, 구동 트랜지스터의 전류 레벨은 상기 질화막으로 인해 산화막이 형성되지 않으므로 그대로 유지된다.
이어서, 제1d에 도시된 바와 같이 고온의 H3PO4를 이용하여 상기 질화막을 제거한 후, 기판 전면에 절연막을 형성하고 이를 블랭킷 식각(blanket etch)하여 상기액세스 트랜지스터 및 구동 트랜지스터의 게이트(3A,3B) 측면에 절연막 스페이서(6)를 형성한 다음, 소오스 및 드레인 형성을 위한 고농도 이온주입을 행하여 LDD구조의 소오스 및 드레인영역을 형성함으로써 셀 비율이 다른 액세스 트랜지스터와 구동 트랜지스터를 완성한다.
다음으로, 제2도는 본 발명의 다른 실시예에 의한 반도체 소자 제조 공정을 도시한 것으로, 트랜지스터의 게이트를 폴리실리콘층 대신 폴리사이드로 형성하는 경우를 나타낸 것이다.
먼저, 제2A도에 도시된 바와 같이 실리콘기판(1) 상에 게이트절연막(2)을 형성하고 그 상부에 게이트전극 형성용 도전층으로서, 폴리사이드층으로서, 예컨대 폴리실리콘+WSix를 증착한 후, 이를 소정의 게이트패턴으로 패터닝하여 액세스 트랜지스터의 게이트(3A) 및 구동 트랜지스더의 게이트(3B)를 각각 형성한다. 이어서 LDD영역 형성을 위한 저농도 이온주입을 행한다.
다음으로, 기판 전면에 질화막을 형성한 후, 이를 선택적으로 식각하여 구동 트랜지스터 부위에만 남긴다. 이어서 산화막과 폴리사이드막에 대해 식각선택비가 큰질화막 식각방법에 의해 구동 트랜지스터 부위에만 남아 있는 질화막을 블랭킷 식각하여 구등 트랜지스터의 게이트(3B) 측면에 질화막 스페이서(4')를 형성한다.
이어서, 제2B에 도시된 바와 같이 열산화공정을 실시하는바, 이 경우에는 두 트랜지스터의 게이트 표면은 산화공정에 의해 모두 안정된 WSi2구조를 이루게 되며,액세스 트랜지스터 게이트(3A) 하부의 엣지부는 전술한 일 실시예에서와 마찬가지로 케이트 버즈비크가 발생하여 산화막(5)이 형성되게 된다. 이에 따라 액세스 트랜지스터의 전류 레벨이 감소하게 되며, 이때, 구동 트랜지스터의 전류 레벨은 상기 질화막 스페이서(4')로 인해 산화막이 형성되지 않으므로 그대로 유지되게 된다.
이어서. 뜨거운 H3PO4를 이용하여 상기 질화막 스페이서를 제거한 후, 기판 긴민()l1 절연막을 형성하고 이를 블랭킷 식각(blanl(et etch)하여 상기 액세스 트랜지스터 및 구동 트랜지스터의 게이트(3A,3B) 측면에 절언막 스페이서(6)를 형성한 다음소오스 및 드레인 형성을 위한 고농도 이온주입을 행하여 LDD 구조의 소오스 및 드레인영역을 형성함으로써 셀 비울이 다른 액세스 트랜지스터와 구동 트랜지스터를 완성 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 침부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 벋위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상 상술한 바와 같이 본 발명에 의하면, 례이아웃을 수정하는 일 없이 질화막만을 사용하여 SRAM셀의 셀 비율을 증가시킴으로써 셀의 안정된 동작을 확보할 수있게 된다.
Claims (3)
- 에스램제조방법에있어서, 반도체 기판상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상부에 액세스 트랜지스터의 게이트 및 구동 트랜지스터의 게이트를 각각 형성하는 단계; 상기 액세스 트랜지스터의 게이트 및 구동 트랜지스터의 게이트가 형성된 기판전면에 질화막을 형성하는 단계; 상기 질화막을 전면식각하여 상기 구동 트랜지스터의 측벽을 덮는 질화막 스페이서를 형성하는 단계; 열산화공정을 실시하여 상기 액세스 트랜지스터의 케이트 에지 부분이 그 중심부에 비해 두꺼운 산화막을 가지도록 하는 단계;및 상기 질화막 스페이서를 제거하는 단계를 포함하어 이루어진 에스램 제조방법.
- 제1항에 있어서, 상기 액세스 트랜지스터의 케이트 및 구동 트랜지스터의 게이트가 폴리사이드 구조를 가지는 것을 특징으로 하는 에스램 제조방법.
- 제1항 또는 제항에 있어서, 고온의 H2SO4를 사용하여 상기 질화막 스페이서를 제거하는 깃을 특징으르 하는 에스램 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950064407A KR100219069B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체장치 제조방법 |
Applications Claiming Priority (1)
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| KR1019950064407A KR100219069B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체장치 제조방법 |
Publications (2)
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|---|---|
| KR970054189A KR970054189A (ko) | 1997-07-31 |
| KR100219069B1 true KR100219069B1 (ko) | 1999-09-01 |
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| KR1019950064407A KR100219069B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체장치 제조방법 |
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| KR (1) | KR100219069B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489588B1 (ko) * | 1997-12-29 | 2005-09-15 | 주식회사 하이닉스반도체 | 탑게이트형박막트랜지스터의제조방법 |
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1995
- 1995-12-29 KR KR1019950064407A patent/KR100219069B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100489588B1 (ko) * | 1997-12-29 | 2005-09-15 | 주식회사 하이닉스반도체 | 탑게이트형박막트랜지스터의제조방법 |
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| KR970054189A (ko) | 1997-07-31 |
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