KR100241519B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 소정의 공정을 거쳐 제3폴리실리콘층 형성전에 소오스/드레인 접합영역을 형성할 때 트랜지스터의 채널로 사용될 부분에는 불순물 이온이 주입되지 않도록 하고, 제3폴리실리콘층 형성 후 셀렉트 게이트와 워드라인을 형성하기 위해 식각 단계에서 소오스 라인 세그먼트 트랜지스터를 확정하여 1번의 마스크 공정으로 형성하므로써 공정의 단순화, 소자의 고집적화, 독출 속도의 증가 및 실리콘 기판의 손상을 감소시킬 수 있는 반도체 소자의 제조방법이 제시된다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 스플리트(Split) 게이트형 플래쉬 EEPROM의 소오스라인 세그먼트(Source line Segment) 트랜지스터를 제조하기 위한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리 소자의 제종방법에서 제3폴리실리콘층(또는 텅스턴 실리사이드막의 적층 구조)은 메모리 셀의 워드라인(Word Line)으로 사용되고, 주변 회로 영역에서 트랜지스터의 게이트로 사용된다. 공정상 메모리 셀의 워드라인을 먼저 형성하고, 후속 열공정을 실시할 때 제3폴리실리콘층 상에 형성된 텅스텐 실리사이드막이 산화되는 것을 방지하고, 주변회로 영역의 폴리실리콘층이 작은 액티브 영역으로 좁게(Narrowing) 되는 것을 방지하기 위해 옥시 나이트라이드를 증착한 후 주변회로 영역의 폴리실리콘층을 식각한다. 그리고, 독출 속도를 개선시키기 위해 소오스 콘택 영역에 트랜지스터를 형성하는데, 이를 위해 주변회로 영역의 폴리실리콘층을 부분 식각할 때 단차에 의한 잔류물이 남게되고, 또한 식각 공정을 위한 마스크 작업시 오정렬되면 제3폴리실리콘층이 두 번 식각되어 실리콘 기판에 손상을 주는 경우도 있다. 소오스라인 세그먼트 트랜지스터를 형성하기 위해서는 제1도 및 제2(a)도 내지 제2(e)도에 도시된 바와 같이 소오스 콘택 영역에서 제3폴리실리콘층에 마스크(Mask)를 2번 사용하여 형성하였다.
제1도는 종래 소오스라인 세그먼트 트랜지스터를 형성하기 위한 레이아웃도이고, 제2(a)도 내지 제2(e)도에 제1도의 A1-A2 라인을 따라 절취한 상태의 제조방법을 설명하기 위한 소자의 단면도이며, 제3도는 제1도의 B1-B2 라인을 따라 절취한 상태의 단면도로서, 이들을 참조하여 종래의 소오스라인 세그먼트 트랜지스터의 제조 방법을 설명하면 다음과 같다.
제2(a)도를 참조하면, 도시되지 않았지만 스플리트 게이트형 플래쉬 EEPROM을 형성하기 위한 소정의 공정을 거쳐 셀 영역에 플로팅 게이트와 콘트롤 게이트를 적층으로 형성한다. 그리고 셀 영역의 소오스/드레인 접합영역을 형성하기 위한 불순물 이온 주입 공정을 실시하기 위한 마스크를 형성할 때 주변 회로 영역의 실리콘 기판(1) 상에도 제1마스크(M1)가 형성되도록 한다. 그리고 불순물 이온을 주입하여 소오스/드레인 접합영역(2)을 형성한다. 제1마스크(M1)는 소오스/드레인 접합영역 형성용 마스크로서 셀의 소오스 콘택 영역에서 트랜지스터를 형성하기 위해 소오스 콘택 부분의 전부를 개방하지 않도록 형성한다.
제2(b)도를 참조하면, 제1마스크(M1)를 제거하고, 셀 영역 및 주변 회로 영역을 포함한 전체 구조 상부에 게이트 산화막(3), 제3폴리실리콘층(4) 및 텅스텐 실리사이트층(5)을 순차적으로 형성한다. 그리고 셀 영역에 셀렉트 게이트를 형성하기 위한 마스크를 형성하는데, 주변 회로 영역에도 제2마스크(M2)가 형성된다.
제2(c)도를 참조하면, 제2마스크(M2)를 이용한 식각 공정으로 텅스텐 실리사이드층(5) 및 제3폴리실리콘층(4)을 패터닝한 후 제2마스크(M2)를 제거한다. 그리고 주변 회로 영역의 실리콘 기판(1) 상부의 소정 부분에 제3마스크(M3)를 형성한다. 제3마스크(M3)는 주변회로 영역의 트랜지스터를 형성하기 위한 것이다.
제2(d)도를 참조하면, 제3마스크(M3)를 이용한 식각 공정으로 소오스 콘택 부분의 텅스텐 실리사이드층(5) 및 제3폴리실리콘층(4)을 패터닝하여 더미바(Dummy Bar)(6) 및 소오스라인 세그먼트 트랜지스터의 게이트(7)를 형성한 후 제3마스크(M3)를 제거한다. 실리콘 기판(1) 상의 소정부분에 제4마스크(M4)를 형성한 후 불순물 이온 주입 공정을 실시하여 트랜지스터 소오스 접합영역(2A)을 형성한다.
제2(e)도를 참조하면, 제4마스크(M4)를 제거하고, 각 게이트 전극의 양 측벽에 스페이서(8)을 형성한 후 실리콘 기판(1)의 전체 상부면에 절연막(9)을 형성한다. 소오스 접합영역(2A)이 노출되도록 절연막(9)을 패터닝하여 소오스 콘택(10)을 형성한다.
상기와 같은 공정을 실시할 경우 소오스 콘택(10) 부분에서 마스크를 2번 사용해야 하므로 제2마스크(M2)와 제3마스크(M3)가 중첩(Overlap)되기 때문에 우선 더미바(6)가 존재하게 되어 소자의 사이즈가 커지는 문제점이 있고, 2번의 마스크 공정을 실시할 경우 오정렬의 정도에 따라 더미바(6)가 2번 식각되어 실리콘 기판(1)이 손상된다.
제3도는 제1도의 B1-B2를 따라 절취한 단면도로서, 필드 산화막(11) 상에 제2폴리실리콘층(12)과 산화막(13)이 지나가며 그 위에 제3폴리실리콘층(4) 및 텅스텐 실리사이드층(5)이 증착되어 단차가 커진 상태에서 제2(c)도에 도시된 제3마스크(M3)를 이용한 식각공정을 실시하게 되면 필드 산화막(11)을 따라서 폴리실리콘 잔류물이 남게 된다. 그러므로 제3폴리실리콘층(4) 및 텅스텐 실리사이드층(5)을 증착한 후 제2마스크(M2) 및 제3마스크(M3)를 이용한 식각을 구분해서 실시하는 이유는 셀 영역과 주변 회로 영역의 단차가 다르기 때문이다.
따라서, 본 발명은 소정의 공정을 거쳐 제3폴리실리콘층 형성전에 소오스/드레인 접합영역을 형성할 때 트랜지스터의 채널로 사용될 부분에는 불순물 이온이 주입되지 않도록 하고, 제3폴리실리콘층 형성한 후 셀의 워드라인을 형성하기 위한 식각단계에서 소오스라인 세그먼트 트랜지스터를 확정하여 1번의 마스크 공정으로 형성할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소정의 공정을 거쳐 셀 영역에 플로팅 게이트와 컨트롤 게이트를 적층으로 형성한 후 셀 영역 및 주변 회로 영역의 소정 영역에 제1마스크를 형성하는 단계와, 상기 제1마스크를 이용한 불순물 이온 주입 공정으로 소오스/드레인 접합영역을 형성하되, 트랜지스터의 채널로 사용될 부분에는 불순물 이온이 주입되지 않도록 한 후 상기 제1마스크를 제거하는 단계와, 상기 셀 영역 및 주변 회로 영역을 포함한 전체 구조 상부에 게이트 산화막, 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성하는 단계와, 상기 텅스텐 실리사이드층 상부의 소정 영역에 제2마스크를 형성하는 단계와, 상기 제2마스크를 이용한 식각 공정으로 텅스텐 실리사이드층 및 폴리실리콘층을 패터닝하여 셀 영역에 셀렉트 게이트를 형성하고, 주변회로 영역에 소오스라인 세그먼트 트랜지스터의 게이트를 형성한 후 상기 제2마스크를 제거하는 단계와, 상기 주변 회로 영역의 소오스라인 세그먼트 트랜지스터의 게이트 측벽에 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 한다.
제1도는 종래 반도체 소자의 제조방법을 설명하기 위한 레이아웃도.
제2(a)도 내지 제2(e)도는 제1도의 A1-A2를 따라 절취한 단면도로서, 반도체 소자의 제조방법을 설명하기 위해 단계적으로 도시한 소자의 단면도.
제3도는 제1도의 B1-B2를 따라 절취한 단면도.
제4도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 레이아웃도.
제5(a)도 내지 제5(d)도는 제4도의 C1-C2를 따라 절취한 단면도로서, 반도체 소자의 제조방법을 설명하기 위해 단계적으로 도시한 소자의 단면도.
제6도는 제4도의 D1-D2를 따라 절취한 단면도.
* 도면의 주요부분에 대한 부호의 설명
M1 및 N11 : 제1마스크 M2 및 M12 : 제2마스크
M3 : 제3마스크 M4 : 제4마스크
1 및 21 : 실리콘 기판 2 및 22 : 소오스/드레인 접합영역
2A : 트랜지스터 소오스/드레인 접합영역 3 및 23 : 게이트 산화막
4 및 24 : 제3폴리실리콘층 5 및 25 : 텅스텐 실리사이드층
6 : 더미바
7 및 27 : 소오스라인 세그먼트 트랜지스터의 게이트
8 및 28 : 스페이서 9 : 절연막
10 : 소오스 콘택 11 및 31 : 필드 산화막
12 및 32 : 제2폴리실리콘층 13 및 33 : 산화막
20 : 워드라인
첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제4도는 본 발명에 따른 소오스라인 세그먼트 트랜지스터를 형성하기 위한 레이아웃도이고, 제5(a)도 내지 제5(d)도는 제4도의 C1-C2 라인을 따라 절취한 상태의 제조 방법을 설명하기 위한 단면도이며, 제6도는 제4도의 D1-D2 라인을 따라 절취한 상태의 단면도로서, 이들을 이용하여 본 발명에 따른 반도체 소자의 제조 방법을 설명하면 다음과 같다.
제5(a)도를 참조하면, 도시되지 않았지만 스플리트 게이트형 플래쉬 EEPROM에서 소정의 공정을 거쳐 셀 영역에 플로팅 게이트와 콘트롤 게이트를 적층으로 형성한다. 셀 영역의 소오스/드레인 접합영역을 형성하기 위한 마스크를 형성할 때 주변회로 영역의 실리콘 기판(21) 상부에 제1마스크(M11)가 형성된다. 불순물 이온을 주입하여 소오스/드레인 접합영역(22)을 형성한다. 제1마스크(M11)에 의해 형성되는 소오스/드레인 접합영역(22)은 소오스 영역에서 트랜지스터의 채널(Channel)로 사용되는 부분이 형성된다.
제5(b)도는 제1마스크(M11)를 제거하고, 셀 영역 및 주변 회로 영역을 포함한 전체 구조 상부에 게이트 산화막(23), 제3폴리실리콘층(24) 및 텅스텐 실리사이드층(25)을 순차적으로 형성한 후 제2마스크(M12)를 형성한 상태의 단면도이다.
제5(c)도는 제2마스크(M12)를 이용한 식각 공정으로 텅스텐 실리사이드층(25) 및 제3폴리실리콘층(24)을 패터닝하여 워드라인(20) 및 소오스라인 세그먼트 트랜지스터의 게이트(27)를 형성한 후 제2마스크(M2)를 제거한 상태의 단면도이다.
제5(d)도는 각 워드라인(20) 및 소오스라인 세그먼트 트랜지스터의 게이트(27)의 양 측벽에 스페이서(28)를 형성한 상태를 도시한 단면도이다.
제6도는 제4도의 D1-D2를 따라 절취한 단면도로서, 필드 산화막(31) 상에 제2폴리실리콘층(32)과 산화막(33)이 지나가며 그 위에 제3폴리실리콘층(24) 및 텅스텐 실리사이드층(25)이 증착되어 단차가 커진 상태에서 식각 공정을 실시하게 되면 필드 산화막(31)을 따라서 폴리실리콘층 잔류물이 남게 된다. 그러므로 제3폴리실리콘층(24) 및 텅스텐 실리사이드층(25)을 증착한 후 식각공정을 구분해서 하는 이유는 셀 지역과 주변 지역의 단차가 다르게 때문이다.
상술한 바와 같이 본 발명에 의하면 소정의 공정을 거쳐 제3폴리실리콘층 형성전에 소오스/드레인 접합영역을 형성할 때 트랜지스터의 채널로 사용될 부분에는 불순물 이온이 주입되지 않도록 하고, 제3폴리실리콘층 형성 후 셀의 셀렉트 게이트와 워드라인을 형성하기 위한 식각 단계에서 소오스라인 세그먼트 트랜지스터를 확정하여 1번의 마스크 공정으로 형성하므로써 다음과 같은 효과가 있다.
첫째, 마스크 공정이 감소하므로써 공정의 간단화로 인한 시간이 절감된다.
둘째, 더미바가 형성되지 않으므로 집적도를 높일 수 있다.
셋째, 최소의 마스크 공정에 의한 실리콘 기판 손상을 줄일 수 있다.
마지막으로, 독출시 RC 지연시간을 감소시키므로써 독출속도를 증가시킬 수 있다.

Claims (1)

  1. 반도체 소자의 제조 방법에 있어서, 소정의 공정을 거쳐 셀 영역에 플로팅 게이트와 컨트롤 게이트를 적층으로 형성한 후 셀 영역 및 주변 회로 영역의 소정 영역에 제1마스크를 형성하는 단계와, 상기 제1마스크를 이용한 불순물 이온 주입 공정으로 소오스/드레인 접합영역을 형성하되, 트랜지스터의 채널로 사용될 부분에는 불순물 이온이 주입되지 않도록한 후 상기 제1마스크를 제거하는 단계와, 상기 셀 영역 및 주변 회로 영역을 포함한 전체 구조 상부에 게이트 산화막, 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성하는 단계와, 상기 텅스텐 실리사이트층 상부의 소정 영역에 제2마스크를 형성하는 단계와, 상기 제2마스크를 이용한 식각 공정으로 텅스텐 실리사이트층 및 폴리실리콘층을 패터닝하여 셀 영역에 셀렉트 게이트를 형성하고, 주변 회로 영역에 워드라인 및 소오스라인 세그먼트 트랜지스터의 게이트를 형성한 후 상기 제2마스크를 제거하는 단계와, 상기 주변 회로 영역의 워드라인 및 소오스라인 세그먼트 트랜지스터의 게이트 측벽에 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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