KR930020716A - Itldd 구조의 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 ITLDD(Inverse T Gated Lightly Doped Drain)구조를 갖는 MOS형 전계효과 트랜지스터의 제조방법에 관한 것으로, 반도체기판(1)상에 웰(2)을 형성하는 공정과, 상기 웰(2)상에 실리콘 산화막(3) 및 질화실리콘막(4)을 순차 형성한 다음 이 질화실리콘막(4)을 소정 패턴으로 제거하고, 이어 소자분리용 필드산화막(5)을 형성하는 공정과, 상기 실리콘 산화막(3)상에 제1폴리실리콘막(6),식각 방지용 산화막(7), 제2폴리실리콘막(8) 및 산화막(20)을 순차 형성한 다음 소정패턴의 감광막(9)을 게이트 마스크로 이용하여 상기 얇은 산화막(20)과 제2폴리실리콘막(8)을 제거하는 공정과, 상기 남아있는 게이트용 제2폴리실리콘막(8)을 마스크로 사용하여 이온주입으로 N-확산층(11)을 상기 웰(2)에 형성하는 공정과, 상기 제2폴리실리콘막(8)의 측벽에 질화막 측벽스페이서 (19)를 형성하고, 이것을 마스크로 제1폴리실리콘을 선택적으로 식각한 다음, 이어 이온주입으로 상기 N-확산층(11)의 한쪽에 N+확산층(13)을 중첩하여 형성하는 공정과, 상기 질화막 측벽스페이서(19)를 제거하여 이온주입으로 상기 P-웰(2)내에 다단으로 P-층(10)을 형성하는 공정 및, 이어, 산화막(14)을 도포 및 식각하여 콘택(15)을 형성한 다음 이 콘택(15)에 배선용 금속막(16)을 형성하는 공정을 포함한다.

Description

ITLDD 구조의 반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (a)~(l)은 본 발명의 제조공정을 보인 단면도이다.

Claims (1)

  1. 반도체기판(1)상에 웰(2)을 형성하는 공정과, 상기 웰(2)상에 실리콘 산화막(3) 및 질화실리콘막(4)을 순차 형성한 다음 이 질화실리콘막(4)을 소정 패턴으로 제거하고, 이어 소자분리용 필드산화막(5)을 형성하는 공정과, 상기 실리콘 산화막(3)상에 제1폴리실리콘막(6), 식각 방지용 산화막(7), 제2폴레실리콘막(8) 및 산화막(20)을 순차 형성한 다음 소정패턴의 감광막(9)을 게이트 마스크로 이용하여 상기 얇은 산화막(20)과 제2폴리실리콘막(8)을 제거하는 공정과, 상기 남아있는 게이트용 제2폴리실리콘막(8)을 마스크로 사용하여 이온주입으로 N-확산층(11)을 상기 웰(2)에 형성하는 공정과, 상기 제2폴리실리콘막(8) 및 얇은 산화막(20)과 그것들의 측벽의 질화막 측벽스페이서(19)를 형성시켜 이것을 마스크로 하여 제1폴리실리콘을 선택적으로 식각하고 이어 이온주입으로 상기 N-확산층(11)의 한쪽에 N+확산층(13)을 중첩하여 형성하는 공정과, 상기 질화막 측벽스페이서(19)를 제거하여 이온주입으로 상기 P-웰(2)내에 다단으로 P-층(10)을 형성하는 공정 및, 이어, 산화막(14)을 도포 및 식각하여 콘택(15)을 형성한 다음 이 콘택(15)에 배선용 금속막(16)을 형성하는 공정을 포함하는 MOS형 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920003821A 1992-03-07 1992-03-07 Itldd 구조의 반도체장치의 제조방법 KR950000151B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422819B1 (ko) * 1997-06-30 2004-05-24 주식회사 하이닉스반도체 반도체 장치 제조 방법

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* Cited by examiner, † Cited by third party
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KR100422819B1 (ko) * 1997-06-30 2004-05-24 주식회사 하이닉스반도체 반도체 장치 제조 방법

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