KR970063780A - 트랜지스터 제조방법 - Google Patents

트랜지스터 제조방법 Download PDF

Info

Publication number
KR970063780A
KR970063780A KR1019960002734A KR19960002734A KR970063780A KR 970063780 A KR970063780 A KR 970063780A KR 1019960002734 A KR1019960002734 A KR 1019960002734A KR 19960002734 A KR19960002734 A KR 19960002734A KR 970063780 A KR970063780 A KR 970063780A
Authority
KR
South Korea
Prior art keywords
insulating film
substrate
gate
forming
gate electrode
Prior art date
Application number
KR1019960002734A
Other languages
English (en)
Other versions
KR100218299B1 (ko
Inventor
최종문
송영진
김창렬
Original Assignee
문정환
Lg 반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, Lg 반도체 주식회사 filed Critical 문정환
Priority to KR1019960002734A priority Critical patent/KR100218299B1/ko
Priority to DE19630609A priority patent/DE19630609C2/de
Priority to JP9012150A priority patent/JP2847511B2/ja
Priority to US08/796,038 priority patent/US5869375A/en
Publication of KR970063780A publication Critical patent/KR970063780A/ko
Application granted granted Critical
Publication of KR100218299B1 publication Critical patent/KR100218299B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 트랜지스터 제조방법에 관한 것으로, 기판 상의 게이트 절연막 위에 게이트 전극과, 상기 게이트 전극 위에 제1절연막 패턴을 형성하는 공정과; 상기 제1절연막 패턴과 게이트 전극 측면에 측벽 스페이서를 형성하는 공정과; 상기 측벽 스페이서 좌/우측의 기판 표면이 소정 부분 노출되도록 게이트 절연막을 식각하는 공정과; 표면이 노출된 상기 기판 상에 에피층을 성장시키는 공정과; 상기 측벽 스페이서를 제거하는 공정과; 측벽 스페이서가 제거된 부분과 상기 에피층 상부에 열산화막을 성장시키는 공정 및; 상기 에피층 내로 불순물을 이온주입하여 소오스/드레인을 형성하는 공정을 구비하여 트랜지스터 제조를 완료하므로써, 1) 게이트 하부 채널측과 게이트 측면 채널측에 서로 농도가 다른 기판을 형성할 수 있게 되어, 도핑 농도가 상대적으로 높은 게이트 하부 채널측의 기판(실리콘 기판)에서는 펀치-쓰루(punch-through) 전압을 높일 수 있고, 도핑 농도가 낮은 게이트 측면 채널측의 기판(에피층)에서는 채널과 LDD 영역이 접하는 부분에서의 누설전류(leakage curent)를 감소시킬수 있으며, 2) 열산화막을 게이트 절연막으로 사용하므로 게이트 절연막의 질을 향상시킬 수 있고, 2) 게이트 측면과 하부에 채널이 형성되므로, 동일 면적에 대해 채널 길이가 긴 트랜지스터를 형성할 수 있어 쇼트 채널 효과를 억제할 수 있는 고신뢰성의 트랜지스터를 구현할 수 있게 된다.

Description

트랜지스터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2f도는 본 발명의 제1실시예에 따른 트랜지스터 제조방법을 나타낸 공정수순도.

Claims (9)

  1. 기판 상의 게이트 절연막 위에 게이트 전극과, 상기 게이트 전극 위에 제1절연막 패턴을 형성하는 공정과; 상기 제1절연막 패턴과 게이트 전극 측면에 측벽 스페이서를 형성하는 공정과; 상기 측벽 스페이서 좌/우측의 기판 표면이 소정 부분 노출되도록 게이트 절연막을 식각하는 공정과; 표면이 노출된 상기 기판 상에 에피층을 성장시키는 공정과; 상기 측벽 스페이서를 제거하는 공정과; 측벽 스페이서가 제거된 부분과 상기 에피층 상부에 열산화막을 성장시키는 공정 및; 상기 에피층 내로 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 게이트 전극은 탕스텐으로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 측벽 스페이서가 제거된 부분과 상기 에피층 상부에 열산화막을 성장시킨 후, 상기 에피층 내에 LDD 영역을 형성하는 공정을 더 포함하여 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 측벽 스페이서는 상기 제1절연막 패턴과 게이트 전극을 포함한 게이트 절연막 전면에 질화막을 형성한 후, 이를 에치-백하여 형성하는 것을 특징으로 하는 트래지스터 제조방법.
  5. 기판 상의 게이트 절연막 위에 게이트 전극과, 상기 게이트 전극과 제1절연막 패턴을 형성하는 공정과; 상기 기판 표면이 소정 부분 노출되도록, 상기 게이트 전극과 제1절연막 패턴 측면에 측벽 스페이서를 형성하는 공정과; 표면이 노출된 상기 기판 상에 에피층을 성장시키는 공정 및; 상기 에피층 내로 불순물을 이온주입하여 소오스/드레인을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  6. 제5항에 있어서, 상기 측벽 스페이서는 산화막이나 유전막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  7. 제5항에 있어서, 표면이 노출된 상기 기판 상에 에피층을 성장시킨 후, 상기 에피층 내에 LDD 영역을 형성하는 공정을 더 포함하여 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  8. 제5항에 있어서, 상기 측벽 스페이서는 상기 제1절연막 패턴과 게이트 전극을 포함한 게이트 절연막 전면에 제2절연막을 형성한후, 상기 제2절연막 및 게이트 절연막을 에치백하여 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  9. 제6항에 있어서, 상기 유전막은 Ta2O5로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960002734A 1996-02-05 1996-02-05 트랜지스터 제조방법 KR100218299B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960002734A KR100218299B1 (ko) 1996-02-05 1996-02-05 트랜지스터 제조방법
DE19630609A DE19630609C2 (de) 1996-02-05 1996-07-29 Verfahren zum Herstellen eines Transistors
JP9012150A JP2847511B2 (ja) 1996-02-05 1997-01-27 トランジスタの製造方法
US08/796,038 US5869375A (en) 1996-02-05 1997-02-05 Transistor fabrication method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960002734A KR100218299B1 (ko) 1996-02-05 1996-02-05 트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR970063780A true KR970063780A (ko) 1997-09-12
KR100218299B1 KR100218299B1 (ko) 1999-09-01

Family

ID=19450770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960002734A KR100218299B1 (ko) 1996-02-05 1996-02-05 트랜지스터 제조방법

Country Status (4)

Country Link
US (1) US5869375A (ko)
JP (1) JP2847511B2 (ko)
KR (1) KR100218299B1 (ko)
DE (1) DE19630609C2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481984B1 (ko) * 1997-12-31 2005-07-04 매그나칩 반도체 유한회사 반도체장치및그제조방법
US6278165B1 (en) * 1998-06-29 2001-08-21 Kabushiki Kaisha Toshiba MIS transistor having a large driving current and method for producing the same
TW395058B (en) * 1999-01-13 2000-06-21 Mosel Vitelic Inc Manufacturing method of Metal-Oxide Semiconductor (MOS) transistor with an elevate-type source and drain
DE60045666D1 (de) * 2000-01-07 2011-04-07 Sharp Kk Halbleiteranordnung und informationsverarbeitungsanordnung
TW444342B (en) * 2000-02-17 2001-07-01 United Microelectronics Corp Manufacturing method of metal interconnect having inner gap spacer
US6440807B1 (en) 2001-06-15 2002-08-27 International Business Machines Corporation Surface engineering to prevent EPI growth on gate poly during selective EPI processing
JP4867176B2 (ja) * 2005-02-25 2012-02-01 ソニー株式会社 半導体装置の製造方法
US7419866B2 (en) * 2006-03-15 2008-09-02 Freescale Semiconductor, Inc. Process of forming an electronic device including a semiconductor island over an insulating layer
US7868391B2 (en) * 2009-06-04 2011-01-11 International Business Machines Corporation 3-D single gate inverter

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS553614A (en) * 1978-06-21 1980-01-11 Hitachi Ltd Insulating gate type fet device and its manufacturing method
JPS63287064A (ja) * 1987-05-19 1988-11-24 Fujitsu Ltd Ｍｉｓ形半導体装置およびその製造方法
US5012306A (en) * 1989-09-22 1991-04-30 Board Of Regents, The University Of Texas System Hot-carrier suppressed sub-micron MISFET device
US5093275A (en) * 1989-09-22 1992-03-03 The Board Of Regents, The University Of Texas System Method for forming hot-carrier suppressed sub-micron MISFET device
JPH0817235B2 (ja) * 1990-08-29 1996-02-21 株式会社東芝 オフセットゲート構造トランジスタおよびその製造方法
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
KR940002400B1 (ko) * 1991-05-15 1994-03-24 금성일렉트론 주식회사 리세스 게이트를 갖는 반도체장치의 제조방법
US5371026A (en) * 1992-11-30 1994-12-06 Motorola Inc. Method for fabricating paired MOS transistors having a current-gain differential

Also Published As

Publication number Publication date
JPH09219520A (ja) 1997-08-19
JP2847511B2 (ja) 1999-01-20
KR100218299B1 (ko) 1999-09-01
US5869375A (en) 1999-02-09
DE19630609A1 (de) 1997-08-07
DE19630609C2 (de) 2000-12-21

Similar Documents

Publication Publication Date Title
KR950024362A (ko) 반도체 모스 트랜지스터 및 그 제조방법
KR960026951A (ko) 트랜지스터 및 그 제조 방법
KR970063780A (ko) 트랜지스터 제조방법
KR100485690B1 (ko) 모스 트랜지스터 및 그 제조방법
KR0183785B1 (ko) 모스 트랜지스터 제조방법
KR960014720B1 (ko) 폴리 사이드 구조를 갖는 게이트 전극 형성 방법
KR960012302A (ko) Soi형 반도체장치 및 그 제조방법
KR20040009748A (ko) 모스 트랜지스터의 제조 방법
KR100239420B1 (ko) 반도체 소자 및 그의 제조 방법
JPH11220128A (ja) Ｍｏｓｆｅｔ及びその製造方法
KR0132491B1 (ko) 모스트랜지스터 제조방법
KR950021269A (ko) 반도체 소자의 소오스/드레인 형성 방법
KR0179788B1 (ko) 에스-램 셀의 제조방법
KR930020724A (ko) 전계효과 트랜지스터 및 이의 제조방법
KR950004612A (ko) 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법
KR940001460A (ko) 반도체 소자의 ldd 제조방법
KR970003940A (ko) 반도체 소자의 트랜지스터 제조방법
KR920015639A (ko) 반도체 트랜지스터의 제조방법
KR960019611A (ko) 반도체소자 제조방법
KR950025929A (ko) 트랜지스터 제조방법
KR950004604A (ko) 에스오아이(soi)트랜지스터 구조 및 제조방법
KR970054189A (ko) 반도체장치 제조방법
KR970030928A (ko) 박막트랜지스터의 구조 및 제조방법
KR970024283A (ko) 모스 트랜지스터 및 그 제조방법
KR970004073A (ko) 저도핑 드레인 (ldd) 구조의 모스 (mos) 트랜지스터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070518

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee