KR950024362A - 반도체 모스 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 기판 내에 기판 표면보다 낮게 홈을 파서 게이트 채널을 형성하여 소스 및 드레인 영역을 채널보다 높은 위치에 단결정으로 형성하고 또한 게이트 사이드월 스페이스 형성 공정을 사용하지 않으면서 LDD 영역을 갖는 모스 트랜지스터를 구성한 데에 있다. 그 방법은 가), 반도체 기판에 실리콘 산화막과 식각 선택성이 있는 울질로 된 산하방지막을 형성하고, 사진식각공정으로 트랜지스터의 채널영역이 형성될 부분의 산화방지막을 식각하억 채널영역을 정의하는 단계, 나), 반도체 시판을 열산화시켜 트랜지스터 채널영역에 산화막을 형성하고, 산화방지막을 제거한후 1차 불순물 이은 주입공정을 전면에 실시하는 단계, 다), 산화막을 제거하여 트랜지스터의 채널영역이 기판의 표면보다 낮게 파인 홈이 형성되게 하는 단계, 라), 홈 위에 게이트전극을 형성하는 단계, 마), 전면이 소스 및 드레인 영역형성용 2차 불순울 이온 주입 공정을 실시하고, 열처리하여 소스 및 드레인영역을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 모스 트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도 및 제6도;본 발명의 반도체 모스 트랜지스터 및 그 제조방법들을 설명하기 위한 단면도들.

Claims (27)

  1. 가), 반도체 기판에 절연막과 산화방지막을 형성하고, 채널영역의 산화방지막을 제거하는 단계, 나), 반도체 기판을 열산화시켜 채널영역에 산화막을 형성하고, 상기 산화방지막을 제거한후 1차 불순물 이온을 주입하는 단계, 다), 상기 산화막을 제거하는 단계, 라), 상기 산화막이 제거된 영역에 게이트전극을 형성하는 단계, 마), 상기 게이트전극을 마스크로하여 2차 불순물 이온을 주입하는 단계를 포함하여 이루어지는 모스 트랜지스터 제조 방법.
  2. 제1항에 있어서, 채널영역이 게이트 전극 보다 작게 형성되도록 하는 것이 특징인 모스 트랜지스터 제조 방법.
  3. 제1항에 있어서, 1차 불순물이온은 저농도로 주입하고 2차 불순물 이온은 고농도로 주입하는 것이 특징인 모스 트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 산화방지막은 실리콘질화막인 것이 특징인 모스 트랜지스터 제조방법.
  5. 제1항에 있어서, 상기 가) 단계에서 반도체 기판의 절연막은 실리콘을 열산화시켜서 형성하고, 상기 나) 단계 전에 문턱전압 조정용 불순물이온 주입공정을 실시하고, 상기 나) 단계에서 1차 불순물 이온 주입공정 시에 상기 산화막에 의하여 채널부분에는 불순물이온이 주입되지 아니하게 하고, 상기 다) 단계에서 산화막을 습식으로 제거하며, 상기 라) 단계에서 게이트전극을 형성하는 단계는 전면예 게이트절연막을 형성하고, 게이트 절연막위에 도전막을 형성하고, 트랜지스터의 채널 길이 보다 큰 폭의 게이트 라인을 정의하고, 상기 마) 단기에서 2차 불순물 이온을 주입한 후 기판에 절연막을 데포지션하고 열처리 공정을 실시하는 것이 특징인 모스 트랜지스터 제조 방법.
  6. 제5항에 있어서, 상기 게이트절연막은 실리콘 기판을 열산화시켜서 형성한 열산화막인 것이 특징인 모스 트랜지스터 제조 방법.
  7. 제1항에 있어서, 상기 반도체 기판은 p웰과 n웰을 가지고 있고, 여러가지 전기적소자가 만들어 질활성영역과 그 나머지의 비활성영역으로 구분되어 있는것이 특징인 모스 트랜지스터 제조 방법.
  8. 제1항에 있어서, 상기 제1차 불순물이온 주입공정 및 제2차 불순물 주 입공정에서 불순물은 p모스인 경우에는 BF2 +이온이고 n 모스인 경우에는 As+이온인 것이 특징인 모스 트랜지스터 제조 방법.
  9. 제1항에 있어서, 상기 채널영역의 단면이 타원형으로 형성되는 것이 특징인 모스 트랜지스터 제조 방법.
  10. 가), 반도체 기판에 절연막과 산화방지막을 형성하고, 게이트전극 영역의 산화방지막을 제거하는 단계, 나), 반도체 기판을 열산화시켜 게이트전극영역에 산화막을 형성하고, 산화방지막을 마스크로 하여 산화막을 식각하는 단계, 다), 게이트 절연층을 형성하고, 산화막이 식각된 게이트 전극 영역에 도전층을 채워서 게이트 전극을 형성하는 단계, 라), 산화 방지막을 제거하고 1차 불순물 이온을 주입하는 단계, 마), 잔류된 산화막을 제거하고 2차 불순물 이온을 주입하는 단계를 포함하여 이루어지는 모스 트랜지스터 제조 방법.
  11. 제10항에 있어서, 상기 산화막의 두께는 1500 내지 5000Å 범위로 형성되도록 하는 것이 특징인 모스 트랜지스터 제조 방법.
  12. 제10항에 있어서, 상기 나) 단계에서 산화막의 식각은 반응성이온식각 방식으로 식각하는 것이 특징인 모스 트랜지스터 제조 방법.
  13. 제10항에 있어서, 상기 산화방지막은 실리콘질화막인 것이 특징인 모스 트랜지스터 제조 방법.
  14. 제10항에 있어서, 상기 다) 단계에서 도전층은 도프된 폴리실리콘으로 형성하는 것이 특징인 모스 트랜지스터 제조 방법.
  15. 제10항에 있어서, 상기 가) 단계에서 반도체 기판에 절연막은 실리콘 열산화막으로 형성하고, 상기 마) 단계에서 잔류된 산화막은 습식으로 제거하며, 상기 마) 단계에서 2차 불순물이온을 주입한 후 기판에 절연막을 데포 지선하고 열처리 공정을 실시하는 것이 특징인 모스 트랜지스터 제조 방법.
  16. 제10항에 있어서, 상기 게이트절연막은 실리콘 기판을 열산화시켜서 형성한 열산화막인 것이 특징인 모스 트랜지스터 제조 방법.
  17. 제10항에 있어서, 상기 반도체 기판은 p웰과 n웰을 가지고 있고, 여러가지 전기적 소자가 만들어질 활성영역과 그 나머지의 비활성영역으로 구분되어 있는 것이 특징인 모스 트랜지스터 제조 방법.
  18. 제10항에 있어서, 1차 불순물이온은 고농도로 주입하고 2차 불순물 이온은 저농도로 주입하는 것이 특징인 모스 트랜지스터 제조 방법.
  19. 제18항에 있어서, 상기 고농도 및 저농도 불순물이온 주입공정에서의 불순물은 p 모스인 경우에는 BF2 +이온이고 n모스인 경우에는 As+이온인 것이 특징인 모스 트랜지스터 제조 방법.
  20. 제18항에 있어서, 상기 라)단계에서 고농도 이온 주입은 AS+ 이온, 5.O*1015ions/㎠, 4oKev 조건으로 실시하는 것이 특징인 모스 트랜지스터 제조 방법.
  21. 제18항에 있어서, 상기 마)단계에서 저농도 이온 주입은 P+ 이온, 2.O*1013ions/㎠, 30Kev 조건으로 실시하는 것이 특징인 모스 트랜지스터 제조 방법.
  22. 제18항에 있어서, 상기 라)단계에서 고농도 이온 주입은 As+ 이온, 1.0*1015내지 5.0*1015ions/㎠, 20 내지 40KeV 조건으로 실시하는 것이 특징인 모스 트랜지스터 제조 방법.
  23. 제18항에 있어서, 상기 마) 단계에서 저농도 이온 주입은 P+ 이온, 2.0*1015내지 3.0*1015ions/㎠, 20 내지 40 KeV 조건으로 실시하는 것이 특징인 모스트 트랜지스터 제조 방법.
  24. 가), 반도체 기판에 절연막과 산화방지막을 형성하고, 게이트 전극 영역의 산화방지막을 제거하는 단계, 나), 반도체 기판을 열산화시켜 산화막을 형성하고, 상기 산화방지막을 마스크로 이용하여 상기 산화막을 제거하는 단계, 다), 게이트 절연층을 형성하고, 게이트 전극 영역에 게이트 전극을 형성하는 단계를 포함하여 이루어지는 모스 트랜지스터 제조 방법.
  25. 제24항에 있어서, 상기 산화막의 두께는 1500 내지 5000Å 범위로 형성되도록 하는 것이 특징인 모스 트랜지스터 제조 방법.
  26. 제24항에 있어서, 상기 나) 단계에서 산화막의 식각은 반응성이온식각 방식으로 식각하는 것이 특징인 모스 트랜지스터 제조 방법.
  27. 제24항에 있어서, 상기 산화방지막은 실리콘질화막인 것이 특징인 모스 트랜지스터 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100450667B1 (ko) * 2001-10-09 2004-10-01 삼성전자주식회사 유효 채널 길이를 연장시킬 수 있는 반도체 소자의 홈 형성방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814544A (en) * 1994-07-14 1998-09-29 Vlsi Technology, Inc. Forming a MOS transistor with a recessed channel
US5736435A (en) * 1995-07-03 1998-04-07 Motorola, Inc. Process for fabricating a fully self-aligned soi mosfet
US6008096A (en) * 1997-01-29 1999-12-28 Advanced Micro Devices, Inc. Ultra short transistor fabrication method
US5877056A (en) * 1998-01-08 1999-03-02 Texas Instruments-Acer Incorporated Ultra-short channel recessed gate MOSFET with a buried contact
JP3461277B2 (ja) * 1998-01-23 2003-10-27 株式会社東芝 半導体装置及びその製造方法
US6034396A (en) * 1998-01-28 2000-03-07 Texas Instruments - Acer Incorporated Ultra-short channel recessed gate MOSFET with a buried contact
US5998835A (en) 1998-02-17 1999-12-07 International Business Machines Corporation High performance MOSFET device with raised source and drain
US5956580A (en) * 1998-03-13 1999-09-21 Texas Instruments--Acer Incorporated Method to form ultra-short channel elevated S/D MOSFETS on an ultra-thin SOI substrate
US6117712A (en) * 1998-03-13 2000-09-12 Texas Instruments - Acer Incorporated Method of forming ultra-short channel and elevated S/D MOSFETS with a metal gate on SOI substrate
US6355955B1 (en) * 1998-05-14 2002-03-12 Advanced Micro Devices, Inc. Transistor and a method for forming the transistor with elevated and/or relatively shallow source/drain regions to achieve enhanced gate electrode formation
US6465842B2 (en) 1998-06-25 2002-10-15 Kabushiki Kaisha Toshiba MIS semiconductor device and method of fabricating the same
US6528847B2 (en) * 1998-06-29 2003-03-04 Advanced Micro Devices, Inc. Metal oxide semiconductor device having contoured channel region and elevated source and drain regions
GB2354880A (en) 1999-09-30 2001-04-04 Mitel Semiconductor Ltd Metal oxide semiconductor field effect transistors
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
TW439299B (en) * 2000-01-11 2001-06-07 United Microelectronics Corp Manufacturing method of metal oxide semiconductor having selective silicon epitaxial growth
KR100370129B1 (ko) * 2000-08-01 2003-01-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR100374552B1 (ko) * 2000-08-16 2003-03-04 주식회사 하이닉스반도체 엘리베이티드 소스/드레인을 갖는 반도체 소자 제조방법
US6884269B2 (en) 2002-06-13 2005-04-26 Fuelcell Energy, Inc. Continuous method for manufacture of uniform size flake or powder
KR100464270B1 (ko) * 2003-02-04 2005-01-03 동부아남반도체 주식회사 모스펫 소자 제조 방법
KR100505113B1 (ko) * 2003-04-23 2005-07-29 삼성전자주식회사 모스 트랜지스터 및 그 제조방법
KR100518606B1 (ko) * 2003-12-19 2005-10-04 삼성전자주식회사 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법
US7101743B2 (en) 2004-01-06 2006-09-05 Chartered Semiconductor Manufacturing L.T.D. Low cost source drain elevation through poly amorphizing implant technology
JP5014118B2 (ja) 2005-02-23 2012-08-29 スパンション エルエルシー フラッシュメモリを備える半導体装置の製造方およびフラッシュメモリを備える半導体装置
KR100631960B1 (ko) * 2005-09-16 2006-10-04 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US9716139B2 (en) * 2015-06-02 2017-07-25 United Microelectronics Corp. Method for forming high voltage transistor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5785266A (en) * 1980-11-17 1982-05-27 Toshiba Corp Zener diode
US4639274A (en) * 1984-11-28 1987-01-27 Fairchild Semiconductor Corporation Method of making precision high-value MOS capacitors
JPS62296472A (ja) * 1986-06-16 1987-12-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0294477A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
US5248893A (en) * 1990-02-26 1993-09-28 Advanced Micro Devices, Inc. Insulated gate field effect device with a smoothly curved depletion boundary in the vicinity of the channel-free zone
US5108937A (en) * 1991-02-01 1992-04-28 Taiwan Semiconductor Manufacturing Company Method of making a recessed gate MOSFET device structure
US5342796A (en) * 1991-05-28 1994-08-30 Sharp Kabushiki Kaisha Method for controlling gate size for semiconduction process
JPH06112309A (ja) * 1992-09-28 1994-04-22 Fujitsu Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100450667B1 (ko) * 2001-10-09 2004-10-01 삼성전자주식회사 유효 채널 길이를 연장시킬 수 있는 반도체 소자의 홈 형성방법

Also Published As

Publication number Publication date
US5583064A (en) 1996-12-10
KR0137902B1 (en) 1998-04-27
JPH07226513A (ja) 1995-08-22
JP3510924B2 (ja) 2004-03-29

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