KR100532953B1 - 피모스 소자의 제조방법 - Google Patents

피모스 소자의 제조방법 Download PDF

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Abstract

본 발명은 쇼트채널 마진(short channel margin)이 저하되는 것을 방지함과 아울러 불순물 이온주입시의 기판 손상을 줄일 수 있는 피모스 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 피모스 소자의 제조방법은, 반도체기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 측면에 절연 스페이서를 형성하는 단계; 상기 게이트 전극 및 절연 스페이서를 마스크로 하여 기판 전면에 BF2이온주입을 실시하여 상기 절연 스페이서를 포함한 게이트 전극 양측의 기판 표면내에 소오스/드레인영역을 형성하는 단계; 상기 기판 결과물 상에 소오스/드레인영역의 일부를 노출시키는 콘택홀을 구비한 층간절연막을 형성하는 단계; 및 상기 결과물 전면에 B이온주입을 실시하여 콘택홀 저면의 소오스/드레인 영역 표면내에 BF2이온 및 B이온이 혼합된 소오스/드레인 콘택 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

피모스 소자의 제조방법{Method of manufacturing PMOS device}
본 발명은 피모스 소자의 제조방법에 관한 것으로, 보다 상세하게는, 쇼트채널 마진(short channel margin)이 저하되는 것을 방지함과 아울러 불순물 이온주입시의 기판 손상을 줄일 수 있는 피모스 소자의 제조방법에 관한 것이다.
일반적으로 알려진 바와 같이, 반도체 소자가 점점 감소됨에 따라, 트랜지스터의 게이트 채널 길이 및 소오스/드레인 콘택 크기가 감소된다. 이에 따라, 쇼트 채널 효과가 심화되어 소오스/드레인 펀치스루(punch through), 오프 리키지(off leakage)등이 열악해지고, 콘택 크기의 감소로 콘택 저항이 증가되는 문제가 발생되고 있다. 채널 길이가 감소됨에 따라 채널 저항은 감소하지만 소오스/드레인 콘택 크기 감소로 콘택 저항은 증가하므로 트랜지스터의 총저항 성분 중 콘택 저항이 차지하는 비중은 더욱 증가하고 있는 실정이며, 이러한 문제는 소오스/드레인 콘택 저항이 NMOS보다 상대적으로 매우 큰 PMOS 트랜지스터에 치명적이다.
따라서, 이러한 문제점을 해결하기 위해 종래의 제1실시에서는 PMOS의 소오스/드레인영역에 BF2가스와 B가스를 혼합한 혼합가스를 주입함으로써, 소오스/드레인영역의 콘택 저항을 낮추었다. 그러나, 이러한 종래의 제1실시예는 소오스/드레인의 콘택 저항 감소 측면에서는 효과가 우수한 반면에, 중량이 가벼운 B이 주입되는 것으로 인해 후속 열처리 중에 급속히 확산되어 채널 안쪽으로 침투함으로써, 소오스/드레인 펀치스루 전압(source/drain punch-through Voltage) 감소, 오프 리키지(Off leakage) 증가 및 GIDL(Gate Induced Drain Leakage) 증가 등의 문제가 발생하였다.
또한, 상기 문제점을 해결하기 위해, 종래의 제2실시예에서는 소오스/드레인영역에 BF2만을 이온주입하고, 소오스/드레인 콘택을 오픈시킨 다음, 소오스/드레인 콘택 영역에 국부적으로 BF2를 주입하는 방법이 실시되었다. 그러나, 이러한 종래의 제2실시예는 종래의 제1실시예에 비해 쇼트 채널 마진이 우수한 반면에 소오스/드레인 콘택 영역에 BF2를 이온주입하므로 제한적인 콘택 저항 감소만이 가능하며, 특히, 중량이 무거운 49BF2가 추가로 이온주입되는 것과 관련해서 소오스/드레인 콘택 영역에 이온주입 손상을 주는 문제점이 있었다.
이에, 본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로서, 쇼트 채널 마진이 저하되는 것을 방지함과 아울러 불순물 이온주입시의 기판 손상을 줄일 수 있는 피모스 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 피모스 소자의 제조방법은, 반도체기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 측면에 절연 스페이서를 형성하는 단계; 상기 게이트 전극 및 절연 스페이서를 마스크로 하여 기판 전면에 BF2이온주입을 실시하여 상기 절연 스페이서를 포함한 게이트 전극 양측의 기판 표면내에 소오스/드레인영역을 형성하는 단계; 상기 기판 결과물 상에 소오스/드레인영역의 일부를 노출시키는 콘택홀을 구비한 층간절연막을 형성하는 단계; 및 상기 결과물 전면에 B이온주입을 실시하여 콘택홀 저면의 소오스/드레인 영역 표면내에 BF2이온 및 B이온이 혼합된 소오스/드레인 콘택 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
삭제
삭제
여기서, 상기 게이트 전극은 다결정실리콘막, 다결정실리콘막/텅스텐실리사이드막 및 다결정실리콘막/텅스텐막 중 어느 하나로 형성하는 것이 바람직하다.
상기 BF2이온주입은 1∼4E15 이온/㎠의 도우즈와 10∼25KeV의 에너지로 수행하는 것이 바람직하다. 상기 상기 B이온주입은 1∼4E15 이온/㎠의 도우즈와 2.5∼4.5KeV의 에너지로 수행하는 것이 바람직하다. (실시예)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 피모스 소자를 설명하기 위한 공정단면도이다.
본 발명에 따른 피모스 소자는, 도 1에 도시된 바와 같이, 반도체기판(10) 상에 형성된 게이트 전극(14)과, 상기 게이트 전극(14) 측면에 형성된 절연 스페이서(16)와, 상기 절연 스페이서(16)를 포함한 게이트 전극(14) 양측의 기판 표면 내에 BF2이온주입에 의해 형성된 소오스/드레인 영역(18)과, 상기 구조 전면에 형성되고 소오스/드레인 영역(18)의 일부를 노출시키는 콘택홀(21)을 가진 층간절연막(20)과, 상기 노출된 소오스/드레인 영역(18) 부분에 B이온주입에 의해 형성된 BF2이온 및 B이온이 혼합된 소오스/드레인 콘택 영역(22)을 포함하여 구성된다.
도 2a 내지 도 2e는 본 발명에 따른 피모스 소자의 제조 방법을 설명하기 위한 공정단면도이다.
상기와 같은 구성을 가진 본 발명에 따른 피모스 소자의 제조방법은, 도 2a에 도시된 바와 같이, 반도체기판(10) 상에 실리콘 산화막 및 다결정실리콘막을 차례로 형성한 다음, 상기 막들을 식각하여 하부에 게이트 절연막(12)을 구비한 게이트 전극(14)을 형성한다. 이때, 상기 게이트 전극(14) 물질로서 다결정실리콘막의 단일막 대신에 다결정실리콘막과 텅스텐실리사이드막의 이중막, 또는, 다결정실리콘막과 텅스텐막의 이중막을 사용할 수도 있다.
이어서, 도 2b에 도시된 바와 같이, 상기 구조물의 전면 상에 실리콘 질화막을 증착하고 나서, 상기 실리콘 질화막을 블랭킷 식각하여 상기 게이트 전극(14)의 측면에 절연 스페이서(16)를 형성한다.
그런다음, 도 2c에 도시된 바와 같이, 상기 게이트 전극(14) 및 절연 스페이서(16)를 이온주입 마스크로 이용해서 기판 전면에 BF2를 이온주입(30)하고, 이를통해, 상기 절연 스페이서(16)를 포함한 게이트 전극(14) 양측의 기판 표면 내에 소오스/드레인 영역(18)을 형성한다. 여기서, 상기 BF2 이온주입은 바람직하게 1∼4E15 이온/㎠의 도우즈와 10∼25KeV의 에너지로 수행한다.
다음으로, 도 2d에 도시된 바와 같이, 상기 소오스/드레인 영역(18)을 포함한 기판 결과물의 전면 상에 층간절연막(20)을 형성하고 나서, 상기 층간절연막(20)을 식각하여 상기 소오스/드레인 영역(18) 및 게이트 전극(14)의 일부를 노출시키는 콘택홀(21)을 형성한다.
이어서, 도 2e에 도시된 바와 같이, 상기 구조의 전면에 B을 이온주입(32)하여 노출된 소오스/드레인 영역 부분의 표면에 소오스/드레인 콘택 영역(22)을 형성한다. 이때, 상기 소오스/드레인 콘택 영역(22)은 BF2 및 B 이온이 혼합된 영역이 된다. 여기서, 상기 B의 이온주입(32)은 상기 BF2 이온주입(30)시와 동일한 1∼4E15 이온/㎠의 도우즈로 수행하며, 에너지는 상기 BF2 이온주입(30)시의 1/4.5에 해당하는 2.5∼4.5KeV로 수행한다.
그리고나서, 상기 소오스/드레인 콘택 영역(22)을 포함한 기판 결과물에 대해 열처리를 실시하여 이온주입된 불순물을 활성화시킨다. 이때, 상기 소오스/드레인 콘택 영역(22)은 후속 공정을 거쳐 비트라인 또는 캐패시터의 스토리지노드 전극과 연결된다.
도 3은 소오스/드레인 콘택영역의 이온 구성에 따른 콘택 저항값을 나타낸 그래프이다.
도시된 바와 같이, 본 발명(B부분)의 경우와 소오스/드레인 콘택 영역에 BF2이온이 주입된 종래의 제2실시예(A부분)와 비교하여 보면, 본 발명은 소오스/드레인 콘택 영역에 B 및 BF2이온이 주입됨으로써 콘택저항이 감소되고 균일도가 개선됨을 알 수 있다.
한편, 본 발명에서는 소오스/드레인 영역에는 BF2를 이온주입하고 나서, 소오스/드레인 콘택 예정 영역을 노출시킨 다음, 상기 노출된 영역에 국부적으로 B을 이온주입하는데, 이때, 상기 B 이온주입을 위해 통상은 11B를 이용하지만, 10B를 이용하는 것도 가능하다.
이상에서와 같이, 본 발명은 소오스/드레인 영역에 BF2만을 이온주입함으로써 쇼트 채널 마진 저하를 막을 수 있으며, 또한, 소오스/드레인 콘택 영역에만 국부적으로 B를 이온주입함으로써 콘택 저항을 감소시킬 수 있다.
또한, 본 발명은 소오스/드레인 콘택 영역에 BF2에 비해 상대적으로 중량이 가벼운 B을 이온주입함으로써 상대적으로 중량이 무거운 BF2를 이온주입하는 것에 비해 기판 손상을 줄일 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1은 본 발명에 따른 피모스 소자를 설명하기 위한 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 피모스 소자의 제조 방법을 설명하기 위한 공정단면도.
도 3은 소오스/드레인 콘택영역에서의 이온 구성에 따른 콘택 저항값을 나타낸 그래프.* 도면의 주요 부분에 대한 부호의 설명 *10 : 반도체기판 12 : 게이트 절연막14 : 게이트 전극 16 : 절연 스페이서18 : 소오스/드레인 영역 20 : 층간절연막21 : 콘택홀 22 : 소오스/드레인 콘택 영역 30 : BF2 이온주입 32 : B 이온주입

Claims (7)

  1. 삭제
  2. 반도체기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 측면에 절연 스페이서를 형성하는 단계;
    상기 게이트 전극 및 절연 스페이서를 마스크로 하여 기판 전면에 BF2이온주입을 실시하여 상기 절연 스페이서를 포함한 게이트 전극 양측의 기판 표면내에 소오스/드레인영역을 형성하는 단계;
    상기 기판 결과물 상에 소오스/드레인영역의 일부를 노출시키는 콘택홀을 구비한 층간절연막을 형성하는 단계;
    상기 결과물 전면에 B이온주입을 실시하여 콘택홀 저면의 소오스/드레인 영역 표면내에 BF2이온 및 B이온이 혼합된 소오스/드레인 콘택 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 피모스 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 게이트 전극은 다결정실리콘막, 다결정실리콘막/텅스텐실리사이드막 및 다결정실리콘막/텅스텐막 으로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 피모스 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 BF2이온주입은 1∼4E15 이온/㎠의 도우즈와 10∼25KeV의 에너지로 수행하는 것을 특징으로 하는 피모스 소자의 제조방법.
  5. 제 2 항에 있어서, 상기 B이온주입은 1∼4E15 이온/㎠의 도우즈와 2.5∼4.5KeV의 에너지로 수행하는 것을 특징으로 하는 피모스 소자의 제조방법.
  6. 삭제
  7. 제 2 항에 있어서, 상기 B의 도우즈는 상기 BF2의 도우즈와 동일하게 하고, 상기 B의 이온주입 에너지는 상기 BF2의 이온주입 에너지에 1/4.5로 하는 것을 특징으로 하는 피모스 소자의 제조방법.
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