KR100900234B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는, 반도체 기판 상에 형성된 게이트; 상기 게이트 양측의 반도체 기판 내에 형성된 P형 접합 영역; 상기 P형 접합 영역 내에 형성된 Ge 이온주입층; 상기 Ge 이온주입층과 콘택하도록 형성된 P형 이온주입층; 및 상기 P형 접합 영역과 콘택하도록 형성된 플러그;를 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 피모스(PMOS)의 저항을 개선하여 동작 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 게이트는 산화막 재질의 게이트 절연막과 폴리실리콘막으로 이루어진 게이트 도전막 및 상기 게이트 도전막 상에 형성되는 하드마스크막의 적층막 구조로 이루어진다. 이는, 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다.
그런데, 최근 반도체 소자의 고집적화 추세에 부합하여 디자인 룰(Design Rule)이 감소함에 따라, 상기 폴리실리콘막을 적용하는 게이트로는 미세 선폭에서의 낮은 저항을 구현함에 한계를 갖게 되었다.
이에, 보다 낮은 저항을 갖는 게이트를 형성하기 위해 상기 폴리실리콘막 상에 오믹층인 금속실리사이드막이 형성된 구조로 이루어진 폴리사이드 구조의 게이 트가 제안된 바 있으며, 상기 금속실리사이드막으로서 텅스텐실리사이드막이 주로 사용되고 있다.
이하에서는, 상기 폴리사이드 구조의 게이트를 적용하는 종래 기술에 따른 반도체 소자의 제조방법을 설명하도록 한다.
먼저, 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성하고, 이온주입을 통해 N형 웰(Well)을 형성한다. 그런 다음, 상기 활성 영역 상에 게이트 절연막, 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크막의 적층 구조로 이루어진 폴리사이드 구조의 게이트를 형성한다.
계속해서, 상기 게이트가 형성된 반도체 기판에 대해 LDD(Light Doped Drain) 이온주입 공정을 수행하고, 그리고 나서, 게이트의 양측벽에 스페이서를 형성한다. 이어서, 상기 스페이서가 형성된 게이트 양측 기판 내에 이온주입 공정을 통해 소오스 영역 및 드레인 영역과 같은 접합 영역을 형성한다.
다음으로, 상기 게이트 및 접합 영역이 형성된 반도체 기판 상에 게이트를 덮도록 층간절연막을 증착한 후, 상기 층간절연막을 식각하여 게이트 양측의 접합 영역을 노출시키는 콘택홀을 형성한다. 계속해서, 상기 콘택홀이 형성된 반도체 기판 내에 P형 불순물을 이온주입하여, 상기 접합 영역 내에 P형 이온주입층을 형성한다. 상기 P형 이온주입층은 접합 영역의 면저항과 후속으로 형성될 플러그와 접합 영역 간의 접촉 저항을 개선하는 역할을 한다.
이어서, 상기 콘택홀을 매립하도록 도전막을 증착하여 플러그를 형성한 다음, 공지된 일련의 후속 공정들을 차례로 수행하여 반도체 소자를 완성한다.
그러나, 전술한 종래 기술의 경우에는 상기 P형 불순물의 이온주입 공정시 사용되는 보론(Boron : B) 이온이 실리콘(Si)으로 이루어진 반도체 기판 내에서의 용해도(Solubility)가 낮기 때문에, 상기 P형 이온주입층을 통한 면저항 및 접촉 저항의 개선 효과가 미미하다.
한편, 상기 접합 영역을 형성하기 위한 이온주입 공정시 에너지나 도우즈(Dose)를 증가시키면 접합 영역의 면저항을 어느 정도 개선할 수 있으나, 이 경우에는, 접합 영역의 깊이가 증가되어 게이트의 채널 길이가 감소되는 단채널효과(Short Channel Effect)가 유발된다.
본 발명은 피모스(PMOS)의 저항을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 동작 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 게이트; 상기 게이트 양측의 반도체 기판 내에 형성된 P형 접합 영역; 상기 P형 접합 영역 내에 형성된 Ge 이온주입층; 상기 Ge 이온주입층과 콘택하도록 형성된 P형 이온주입층; 및 상기 P형 접합 영역과 콘택하도록 형성된 플러그;를 포함하는 것을 특징으로 한다.
여기서, 상기 Ge 이온주입층은 상기 게이트 양측의 반도체 기판 표면으로부터 소정 깊이에 배치되도록 형성된다.
상기 Ge 이온주입층은 상기 P형 접합 영역 내에서 라인(Line) 타입으로 형성된다.
상기 Ge 이온주입층은 상기 P형 접합 영역 내에서 상기 플러그의 저면에 배치되는 아일랜드(Island) 타입으로 형성된다.
상기 P형 이온주입층은 상기 P형 접합 영역보다 높은 농도를 갖는다.
상기 플러그는 상기 P형 이온주입층과 콘택하도록 형성된다.
상기 게이트의 양측 기판 내에 형성된 LDD(Light Doped Drain) 영역을 더 포함한다.
상기 게이트의 양측벽에 형성된 스페이서를 더 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측의 반도체 기판 내에 Ge 이온주입층을 형성하는 단계; 상기 게이트 양측의 반도체 기판 내에 상기 Ge 이온주입층을 둘러싸도록 P형 접합 영역을 형성하는 단계; 상기 게이트를 포함한 반도체 기판 상에 상기 P형 접합 영역을 노출시키는 홀을 구비한 층간절연막을 형성하는 단계; 상기 홀 저면의 상기 P형 접합 영역 내에 상기 Ge 이온주입층과 콘택하는 P형 이온주입층을 형성하는 단계; 및 상기 홀 내에 도전막을 매립해서 상기 P형 접합 영역과 콘택하는 플러그를 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 Ge 이온주입층은 상기 게이트 양측의 반도체 기판 표면으로부 터 소정 깊이에 배치되도록 형성한다.
상기 Ge 이온주입층은 상기 P형 접합 영역 내에서 라인 타입으로 형성한다.
상기 게이트를 형성하는 단계 후, 그리고, 상기 Ge 이온주입층을 형성하는 단계 전, 상기 게이트 양측의 반도체 기판 내에 LDD 영역을 형성하는 단계; 및 상기 게이트의 양측벽에 스페이서를 형성하는 단계;를 더 포함한다.
상기 Ge 이온주입층을 형성하는 단계 후, 그리고, 상기 P형 접합 영역을 형성하는 단계 전, 상기 게이트 양측의 반도체 기판 내에 LDD 영역을 형성하는 단계; 및 상기 게이트의 양측벽에 스페이서를 형성하는 단계;를 더 포함한다.
상기 Ge 이온주입층을 형성하는 단계 후, 그리고, 상기 P형 접합 영역을 형성하는 단계 전, 상기 Ge 이온주입층 내의 Ge 이온이 활성화되도록 어닐링하는 단계;를 더 포함한다.
상기 Ge 이온주입층을 형성하는 단계 후, 그리고, 상기 P형 접합 영역을 형성하는 단계 전, 상기 Ge 이온주입층 내의 Ge 이온이 활성화되도록 어닐링하는 단계; 상기 게이트 양측의 반도체 기판 내에 LDD 영역을 형성하는 단계; 및 상기 게이트의 양측벽에 스페이서를 형성하는 단계;를 더 포함한다.
상기 Ge 이온주입층은 1×1014∼5×1015이온/cm2의 도우즈(Dose)와 5∼15keV의 에너지를 사용하여 수행하는 이온주입 공정을 통해 형성한다.
상기 P형 접합 영역을 형성하는 단계 후, 그리고, 상기 층간절연막을 형성하는 단계 전, 상기 Ge 이온주입층 내의 Ge 이온이 활성화되도록 어닐링하는 단계; 를 더 포함한다.
상기 P형 접합 영역은 1×1015∼3×1015이온/cm2의 도우즈와 10∼15keV의 에너지를 사용하여 수행하는 이온주입 공정을 통해 형성한다.
상기 P형 이온주입층은 상기 P형 접합 영역보다 높은 농도를 갖도록 형성한다.
상기 P형 이온주입층은 3×1015∼5×1015이온/cm2의 도우즈와 10∼15keV의 에너지를 사용하여 수행하는 이온주입 공정을 통해 형성한다.
상기 P형 이온주입층을 형성하는 단계 후, 그리고, 상기 플러그를 형성하는 단계 전, 상기 Ge 이온주입층 내의 Ge 이온이 활성화되도록 어닐링하는 단계;를 더 포함한다.
상기 플러그는 상기 P형 이온주입층과 콘택하도록 형성한다.
여기서, 상기 Ge 이온주입층을 형성하는 단계와 상기 P형 접합 영역을 형성하는 단계는 그 순서를 바꾸어서 수행하는 것도 가능하며, 상기 Ge 이온주입층은 상기 P형 접합 영역 내에서 상기 플러그의 저면에 배치되는 아일랜드 타입으로 형성해도 무방하다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
본 발명은, 피모스(PMOS) 영역에 게이트를 형성한 후, 상기 게이트 양측의 반도체 기판 내에 Ge 이온주입층과 P형 접합 영역을 형성한 다음, 상기 P형 접합 영역과 콘택하는 플러그를 형성한다. 이때, 상기 플러그의 저면에는 상기 Ge 이온주입층과 콘택하는 P형 이온주입층을 형성함이 바람직하다.
이렇게 하면, 상기 Ge 이온주입층이 반도체 기판 내에서의상기 P형 접합 영역과 P형 이온주입층 내에 함유된 보론(B) 이온의 용해도를 증가시키는 역할을 하므로, 본 발명은, P형 접합 영역의 면저항과 P형 이온주입층의 콘택 저항을 비롯한 피모스의 저항을 개선할 수 있다.
그 결과, 본 발명은 피모스 트랜지스터의 동작 커런트(Current) 및 동작 특성을 향상시킬 수 있으며, 이를 통해, 동작 속도를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(100)의 소자분리막(도시안됨)에 의해 정의된 활성 영역 상에 피모스 게이트(110)가 형성된다. 상기 게이트(110)는 게이트 절연막(102), 폴리실리콘막(104), 텅스텐실리사이드막(106) 및 하드마스크막(108)의 적층막 구조로 형성된다.
계속해서, 상기 게이트(110) 양측의 반도체 기판(100) 내에 P형 접합 영역(118)이 형성되며, 상기 P형 접합 영역(118) 내에 Ge 이온주입층(116)이 형성된다.
상기 Ge 이온주입층(116)은 상기 게이트(110) 양측의 반도체 기판(100) 표면으로부터 소정 깊이에 배치되도록 형성되며, 상기 P형 접합 영역(118) 내에서 라인 타입으로 형성된다. 또한, 상기 Ge 이온주입층(116)은, 도시되지는 않았으나, 상기 P형 접합 영역(118) 내에서 아일랜드 타입으로 형성되는 것도 가능하다.
그리고, 상기 게이트(110) 양측의 반도체 기판(100) 상에 상기 P형 접합 영역(118)과 콘택하도록 플러그(124)가 형성되며, 상기 플러그(124) 하부에 상기 Ge 이온주입층(116)과 콘택하도록 P형 이온주입층(122)이 형성된다. 상기 P형 이온주입층(122)은 상기 P형 접합 영역(118)보다 높은 농도를 갖도록 형성되며, 상기 플러그(124)는 상기 P형 이온주입층(122)과 콘택하도록 형성됨이 바람직하다.
전술한 본 발명은, 상기 게이트(110) 양측의 반도체 기판(100) 내에 P형 접합 영역(118) 및 P형 이온주입층(122)과 각각 콘택하도록 형성된 Ge 이온주입층(116)을 통해, 상기 P형 접합 영역(118) 및 P형 이온주입층(122) 내의 보론(B)의 용해도를 증가시킬 수 있으며, 이를 통해, P형 접합 영역(118)의 면저항과 P형 이온주입층(122)의 콘택 저항을 개선할 수 있다.
그 결과, 본 발명은 피모스 트랜지스터의 저항을 개선하여 동작 커런트 및 동작 특성을 향상시킬 수 있으며, 이를 통해, 상기 피모스 트랜지스터의 동작 속도를 증가시킬 수 있다.
여기서, 도 1의 미설명된 도면부호 112는 LDD 영역을, 114는 스페이서를, 120은 층간절연막을, 그리고, H는 홀을 각각 의미한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 내에 상기 반도체 기판(100)의 활성 영 역을 정의하는 소자분리막(도시안됨)을 형성한 다음, N형 불순물 이온주입 공정을 수행하여 N형 웰(도시안됨)을 형성한다.
그런 다음, 상기 반도체 기판(100) 상에 게이트 절연막(102), 폴리실리콘막(104), 텅스텐실리사이드막(106) 및 하드마스크막(108)을 차례로 증착하고, 그리고 나서, 상기 하드마스크막(108), 텅스텐실리사이드막(106), 폴리실리콘막(104) 및 게이트 절연막(102)을 식각하여 반도체 기판(100)의 활성 영역 상에 피모스 게이트(110)를 형성한다.
도 2b를 참조하면, 상기 게이트(110) 양측의 반도체 기판(100) 내에만 선택적으로 이온주입 공정을 수행하여 LDD 영역(112)을 형성한다. 이어서, 상기 게이트(110)를 포함한 반도체 기판(100) 상에 절연막을 증착한 후, 상기 절연막을 건식 식각하여 게이트(110)의 양측벽에 스페이서(114)를 형성한다.
도 2c를 참조하면, 상기 스페이서(114)가 형성된 게이트(110) 양측의 반도체 기판(100) 내에 상기 반도체 기판(100) 표면으로부터 소정 깊이에 배치되는 라인 타입의 Ge 이온주입층(116)을 형성한다. 상기 Ge 이온주입층(116)은 1×1014∼5×1015이온/cm2 정도의 도우즈(Dose)와 5∼15keV 정도의 에너지를 사용하여 수행하는 이온주입 공정을 통해 형성한다.
이어서, 상기 Ge 이온주입층(116) 내의 Ge 이온이 활성화되도록 반도체 기판(100)을 어닐링(Anealing)함이 바람직하다.
한편, 도시하지는 않았으나, 상기 게이트(110) 양측의 반도체 기판(100) 내 에 상기 Ge 이온주입층(116)을 먼저 형성하고 Ge 이온주입층(116) 내의 Ge 이온이 활성화되도록 반도체 기판(100)을 어닐링한 다음에, 상기 LDD 영역(112)과 스페이서(114)를 형성하는 것도 가능하다.
도 2d를 참조하면, 상기 게이트(110) 양측의 반도체 기판(100) 내에 상기 Ge 이온주입층(116)을 둘러싸도록 P형 접합 영역(118)을 형성한다. 상기 P형 접합 영역(118)은 P형 불순물, 예컨데, BF2를 1×1015∼3×1015이온/cm2 정도의 도우즈와 10∼15keV 정도의 에너지를 사용하여 주입하는 이온주입 공정을 통해 형성한다.
그 결과, 상기 P형 접합 영역(118) 내에는 라인 타입의 Ge 이온주입층(116)이 배치된다.
이어서, 상기 Ge 이온주입층(116)을 형성한 다음에 Ge 이온주입층(116) 내의 Ge 이온을 활성화시키기 위해 수행했던 어닐링 공정을 수행하지 않았다면, 상기 P형 접합 영역(118)을 형성한 다음에 반도체 기판(100)을 어닐링하는 것도 가능하다.
도 2e를 참조하면, 상기 게이트(110)를 포함한 반도체 기판(100) 상에 상기 게이트(110)를 덮도록 층간절연막(120)을 증착한 후, 상기 층간절연막(120)의 표면을 평탄화시킨다. 계속해서, 상기 층간절연막(120)을 식각하여 상기 P형 접합 영역(118)을 노출시키는 홀(H)을 형성한다.
도 2f를 참조하면, 상기 층간절연막(120) 상에 상기 홀(H)을 노출시키는 마스크 패턴(도시안됨)을 형성한 다음, 상기 마스크 패턴에 의해 노출된 홀(H) 저면 의 상기 P형 접합 영역(118) 내에 상기 Ge 이온주입층(116)과 콘택하는 P형 이온주입층(122)을 형성한다. 그리고 나서, 상기 마스크 패턴을 제거한다.
상기 P형 이온주입층(122)은 상기 P형 접합 영역(118)보다 높은 농도를 갖도록 형성함이 바람직하며, P형 불순물, 예컨데, BF2를 3×1015∼5×1015이온/cm2 정도의 도우즈와 10∼15keV 정도의 에너지를 사용하여 주입하는 이온주입 공정을 통해 형성한다.
이어서, 상기 Ge 이온주입층(116)을 형성한 다음에 Ge 이온주입층(116) 내의 Ge 이온을 활성화시키기 위해 수행했던 어닐링 공정을 수행하지 않았다면, 상기 P형 이온주입층(122)을 형성한 다음에 반도체 기판(100)을 어닐링하는 것도 가능하다.
도 2g를 참조하면, 상기 홀(H)을 매립하도록 도전막, 예컨데, 금속막을 증착한 후, 상기 도전막을 평탄화시켜 상기 P형 접합 영역(118)과 콘택하는 플러그(124)를 형성한다. 상기 플러그(124)는 상기 P형 이온주입층(122)과 콘택하도록 형성함이 바람직하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 일 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명의 일 실시예는 게이트 양측의 반도체 기판 내에 P형 접합 영역 및 P형 이온주입층과 각각 콘택하는 Ge 이온주입층을 형성함으로써, 상기 반도체 기판의 P형 접합 영역 및 P형 이온주입층 내에서 활성화된 보론 이온의 농도 를 증가시킬 수 있다.
따라서, 본 발명은 상기 P형 접합 영역의 면저항과 P형 이온주입층의 콘택 저항을 증가시켜 피모스 트랜지스터의 저항을 개선할 수 있으며, 이를 통해, 피모스 트랜지스터의 동작 특성을 효과적으로 향상시킬 수 있다.
한편, 전술한 본 발명의 일 실시예에서는 Ge 이온주입층을 P형 접합 영역 내에 라인 타입으로 형성하여 P형 접합 영역의 면저항과 P형 이온주입층의 콘택 저항을 함께 개선하였으나, 본 발명의 다른 실시예로서, 상기 Ge 이온주입층을 P형 접합 영역 내에서 플러그 저면에 배치되는 아일랜드 타입으로 형성하여 P형 이온주입층의 콘택 저항만을 효율적으로 개선할 수도 있다.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(300) 내에 상기 반도체 기판(300)의 활성 영역을 정의하는 소자분리막(도시안됨)을 형성한 다음, N형 불순물 이온주입 공정을 수행하여 N형 웰(도시안됨)을 형성한다.
그런 다음, 상기 반도체 기판(300) 상에 게이트 절연막(302), 폴리실리콘막(304), 텅스텐실리사이드막(306) 및 하드마스크막(308)을 차례로 증착하고, 그리고 나서, 상기 하드마스크막(308), 텅스텐실리사이드막(306), 폴리실리콘막(304) 및 게이트 절연막(302)을 식각하여 반도체 기판(300)의 활성 영역 상에 피모스 게이트(310)를 형성한다.
도 3b를 참조하면, 상기 게이트(310) 양측의 반도체 기판(300) 내에만 선택 적으로 이온주입 공정을 수행하여 LDD 영역(312)을 형성한다. 이어서, 상기 게이트(310)를 포함한 반도체 기판(300) 상에 절연막을 증착한 후, 상기 절연막을 건식 식각하여 게이트(310)의 양측벽에 스페이서(314)를 형성한다.
도 3c를 참조하면, 상기 스페이서(314)가 형성된 게이트(310) 양측의 반도체 기판(300) 내에 P형 접합 영역(316)을 형성한다. 상기 P형 접합 영역(316)은 P형 불순물, 예컨데, BF2를 1×1015∼3×1015이온/cm2 정도의 도우즈와 10∼15keV 정도의 에너지를 사용하여 주입하는 이온주입 공정을 통해 형성한다.
도 3d를 참조하면, 상기 게이트(310)를 포함한 반도체 기판(300) 상에 상기 게이트(310)를 덮도록 층간절연막(318)을 증착한 후, 상기 층간절연막(318)의 표면을 평탄화시킨다. 계속해서, 상기 층간절연막(318)을 식각하여 상기 P형 접합 영역(316)을 노출시키는 홀(H)을 형성한다.
도 3e를 참조하면, 상기 층간절연막(318) 상에 상기 홀(H)을 노출시키는 마스크 패턴(도시안됨)을 형성한 다음, 상기 마스크 패턴에 의해 노출된 홀(H) 저면의 상기 P형 접합 영역(316) 내에 상기 반도체 기판(300) 표면으로부터 소정 깊이에 배치되는 아일랜드 타입의 Ge 이온주입층(320)을 형성한다.
상기 Ge 이온주입층(320)은 1×1014∼5×1015이온/cm2 정도의 도우즈(Dose)와 5∼15keV 정도의 에너지를 사용하여 수행하는 이온주입 공정을 통해 형성한다. 이어서, 상기 Ge 이온주입층(320) 내의 Ge 이온이 활성화되도록 반도체 기판(300)을 어닐링함이 바람직하다.
도 3f를 참조하면, 상기 홀(H) 저면의 P형 접합 영역(316) 내에 상기 Ge 이온주입층(320)과 콘택하는 P형 이온주입층(322)을 형성한 다음, 상기 마스크 패턴을 제거한다.
상기 P형 이온주입층(322)은 상기 P형 접합 영역(316)보다 높은 농도를 갖도록 형성함이 바람직하며, P형 불순물, 예컨데, BF2를 3×1015∼5×1015이온/cm2 정도의 도우즈와 10∼15keV 정도의 에너지를 사용하여 주입하는 이온주입 공정을 통해 형성한다.
이어서, 상기 Ge 이온주입층(320)을 형성한 다음에 Ge 이온주입층(320) 내의 Ge 이온을 활성화시키기 위해 수행했던 어닐링 공정을 수행하지 않았다면, 상기 P형 이온주입층(322)을 형성한 다음에 반도체 기판(300)을 어닐링하는 것도 가능하다.
도 3g를 참조하면, 상기 홀(H)을 매립하도록 도전막, 예컨데, 금속막을 증착한 후, 상기 도전막을 평탄화시켜 상기 P형 접합 영역(316)과 콘택하는 플러그(324)를 형성한다. 상기 플러그(324)는 상기 P형 이온주입층(322)과 콘택하도록 형성함이 바람직하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 일 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명의 다른 실시예는 게이트 양측의 P형 접합 영역 내에 P형 이온주입층과 콘택하는 Ge 이온주입층을 형성함으로써, 반도체 기판의 P형 접합 영역 및 P형 이온주입층 내에서 활성화된 보론 이온의 농도를 증가시킬 수 있다.
따라서, 본 발명은 상기 P형 이온주입층의 콘택 저항을 효율적으로 증가시켜 피모스 트랜지스터의 저항을 개선할 수 있으며, 이를 통해, 피모스 트랜지스터의 동작 특성을 효과적으로 향상시킬 수 있다.
도 4a 내지 도 4b는 본 발명의 효과를 설명하기 위해 도시한 그래프이다.
도 4a는 Ge 이온의 몰농도에 따른 활성화된 보론의 농도 및 폴리실리콘막의 공핍도 변화를 도시한 그래프이다. 도시된 바와 같이, Ge 이온의 몰 농도가 증가함에 따라 활성화된 보론의 농도가 증가함을 알 수 있으며, 이를 통해, 피모스 트랜지스터의 저항을 개선하여 동작 특성을 향상시킬 수 있다. 또한, 상기 Ge 이온의 몰농도가 증가함에 따라 폴리실리콘막의 공핍도가 감소함을 알 수 있으며, 그 결과, 본 발명은 피모스 특성을 개선할 수 있다.
도 4b는 도 1의 A-A´선에 대응하는 반도체 기판 내에서 활성화된 보론의 농도 변화를 도시한 그래프로서, 도시된 바와 같이, P형 접합 영역 부분에서 활성화된 보론의 농도가 증가하였을 뿐 아니라 플러그 저면의 P형 이온주입층 부분에서 활성화된 보론의 농도가 종래보다 증가하였음을 알 수 있다.
따라서, 본 발명은 P형 접합 영역의 면 저항을 개선하고 P형 이온주입층에서의 콘택 저항을 효과적으로 개선함으로써 피모스 트랜지스터의 저항을 개선할 수 있으며, 이를 통해, 피모스 트랜지스터의 동작 속도 및 동작 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4b는 본 발명의 효과를 설명하기 위한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 300 : 반도체 기판 102, 302 : 게이트 절연막
104, 304 : 폴리실리콘막 106, 306 : 텅스텐실리사이드막
108, 308 : 하드마스크막 110, 310 : 게이트
112, 312 : LDD 영역 114, 314 : 스페이서
116, 320 : Ge 이온주입층 118, 316 : P형 접합 영역
120, 318 : 층간절연막 H : 홀
122, 322 : P형 이온주입층 124, 324 : 플러그

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  9. 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트 양측의 반도체 기판 내에 Ge 이온주입층을 형성하는 단계;
    상기 게이트 양측의 반도체 기판 내에 상기 Ge 이온주입층을 둘러싸도록 P형 접합 영역을 형성하는 단계;
    상기 게이트를 포함한 반도체 기판 상에 상기 P형 접합 영역을 노출시키는 홀을 구비한 층간절연막을 형성하는 단계;
    상기 홀 저면의 상기 P형 접합 영역 내에 상기 Ge 이온주입층과 콘택하는 P형 이온주입층을 형성하는 단계; 및
    상기 홀 내에 도전막을 매립해서 상기 P형 접합 영역과 콘택하는 플러그를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 Ge 이온주입층은 상기 게이트 양측의 반도체 기판 표면으로부터 소정 깊이에 배치되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 Ge 이온주입층은 상기 P형 접합 영역 내에서 라인 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 게이트를 형성하는 단계 후, 그리고, 상기 Ge 이온주입층을 형성하는 단계 전,
    상기 게이트 양측의 반도체 기판 내에 LDD 영역을 형성하는 단계; 및
    상기 게이트의 양측벽에 스페이서를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 Ge 이온주입층을 형성하는 단계 후, 그리고, 상기 P형 접합 영역을 형성하는 단계 전,
    상기 게이트 양측의 반도체 기판 내에 LDD 영역을 형성하는 단계; 및
    상기 게이트의 양측벽에 스페이서를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 Ge 이온주입층을 형성하는 단계 후, 그리고, 상기 P형 접합 영역을 형성하는 단계 전,
    상기 Ge 이온주입층 내의 Ge 이온이 활성화되도록 어닐링하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 Ge 이온주입층을 형성하는 단계 후, 그리고, 상기 P형 접합 영역을 형성하는 단계 전,
    상기 Ge 이온주입층 내의 Ge 이온이 활성화되도록 어닐링하는 단계;
    상기 게이트 양측의 반도체 기판 내에 LDD 영역을 형성하는 단계; 및
    상기 게이트의 양측벽에 스페이서를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 Ge 이온주입층은 1×1014∼5×1015이온/cm2의 도우즈(Dose)와 5∼15keV의 에너지를 사용하여 수행하는 이온주입 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 9 항에 있어서,
    상기 P형 접합 영역을 형성하는 단계 후, 그리고, 상기 층간절연막을 형성하는 단계 전,
    상기 Ge 이온주입층 내의 Ge 이온이 활성화되도록 어닐링하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 9 항에 있어서,
    상기 P형 접합 영역은 1×1015∼3×1015이온/cm2의 도우즈와 10∼15keV의 에너지를 사용하여 수행하는 이온주입 공정을 통해 형성하는 것을 특징으로 하는 반도 체 소자의 제조방법.
  19. 제 9 항에 있어서,
    상기 P형 이온주입층은 상기 P형 접합 영역보다 높은 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 9 항에 있어서,
    상기 P형 이온주입층은 3×1015∼5×1015이온/cm2의 도우즈와 10∼15keV의 에너지를 사용하여 수행하는 이온주입 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 9 항에 있어서,
    상기 P형 이온주입층을 형성하는 단계 후, 그리고, 상기 플러그를 형성하는 단계 전,
    상기 Ge 이온주입층 내의 Ge 이온이 활성화되도록 어닐링하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 9 항에 있어서,
    상기 플러그는 상기 P형 이온주입층과 콘택하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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