JP2003324195A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】信頼性の高い半導体装置を提供することにあ
る。また、本発明の第二の目的は、歩留りの高い半導体
装置を提供することにある。 【解決手段】シリコン基板と、前記シリコン基板の一主
面側に形成されたゲート絶縁膜と、前記ゲート絶縁膜に
積層して形成されたゲート電極と、ひ素およびリンを含
有する拡散層とを備え、ひ素の最高濃度部の濃度とリン
の最高濃度部の濃度がともに1026原子/m3以上1027原子/
m3以下であり、なおかつリンの最高濃度部の前記シリコ
ン基板表面からの深さがひ素の最高濃度部の深さ以下で
あるようにする。
る。また、本発明の第二の目的は、歩留りの高い半導体
装置を提供することにある。 【解決手段】シリコン基板と、前記シリコン基板の一主
面側に形成されたゲート絶縁膜と、前記ゲート絶縁膜に
積層して形成されたゲート電極と、ひ素およびリンを含
有する拡散層とを備え、ひ素の最高濃度部の濃度とリン
の最高濃度部の濃度がともに1026原子/m3以上1027原子/
m3以下であり、なおかつリンの最高濃度部の前記シリコ
ン基板表面からの深さがひ素の最高濃度部の深さ以下で
あるようにする。
Description
【０００１】
【従来の技術】半導体装置を製造する工程においては、
シリコン基板の電気抵抗を低減するために、シリコン基
板に不純物を注入して熱処理を行う必要がある。この
際、シリコン基板内に転位などの結晶欠陥が発生する場
合がある。
シリコン基板の電気抵抗を低減するために、シリコン基
板に不純物を注入して熱処理を行う必要がある。この
際、シリコン基板内に転位などの結晶欠陥が発生する場
合がある。
【特許文献１】特開平3-139827号公報（第３図及びその
説明）
説明）
【特許文献２】特開平3-184346号公報（第１図及びその
説明）このような問題を解決する手段として、例えば公
開特許公報の特開平3-139827号や特開平3-184346号に示
されているように、原子半径の大きなひ素と原子半径の
小さなリンをともに注入することによって、ひ素のみあ
るいはリンのみを注入する場合よりもひずみを低減する
方法が提案されている。
説明）このような問題を解決する手段として、例えば公
開特許公報の特開平3-139827号や特開平3-184346号に示
されているように、原子半径の大きなひ素と原子半径の
小さなリンをともに注入することによって、ひ素のみあ
るいはリンのみを注入する場合よりもひずみを低減する
方法が提案されている。
【０００２】
【発明が解決しようとする課題】しかし、構造の複雑化
・極微細化が進んで拡散層が浅くなると、不純物導入に
伴う転位等が生じると、それが電気的特性に及ぼす影響
が大きなってくる。そこで、本発明は、上記課題を解決
して、信頼性の高い半導体装置及びその半導体装置の製
造方法を提供することにある。
・極微細化が進んで拡散層が浅くなると、不純物導入に
伴う転位等が生じると、それが電気的特性に及ぼす影響
が大きなってくる。そこで、本発明は、上記課題を解決
して、信頼性の高い半導体装置及びその半導体装置の製
造方法を提供することにある。
【０００３】
【課題を解決するための手段】発明者らは、欠陥の発生
による電気的特性への影響を抑制する手段を得るために
鋭意研究を行った結果、本願発明の課題を解決するため
に、下記の構成を備えた半導体装置或はその製造方法を
用いることが好ましいことを見出した。これにより、信
頼性の高い半導体装置及び歩留まりの高い半導体装置の
製造方法を提供するものである。 （１）半導体基板と、前記シリコン基板の一主面側に形
成されたゲート絶縁膜と、前記ゲート絶縁膜に積層して
形成されたゲート電極と、第一の元素であるリンおよび
第二の元素であるひ素を含有する拡散層とを備え、第一
の元素の最高濃度部の前記半導体基板表面からの深さが
第二の元素の最高濃度部の深さ以下にある。前記第二の
元素は、アンチモンを用いることも考えられる。第一の
元素より重い元素を第二元素として選択する。または、
第一の元素より拡散係数の大きい元素を第二元素として
選択することが好ましい。また、第一の元素と第二の元
素は、半導体基板の主構成元素（例えば、シリコン基板
におけるシリコン）より一方は原子半径が大きく、他方
は小さい。具体的な構成の例としては、半導体基板と、
前記半導体基板の一主面側に形成されたIII族元素の不
純物を有する領域と、前記領域に形成されたゲート絶縁
膜と、前記ゲート絶縁膜に積層して形成されたゲート電
極と、前記ゲート電極に対応して前記Ｐウエルに形成さ
れたＶ族元素の不純物を含むソース或はドレインを有
し、前記ソース或はドレインは、Ｖ族の第一の元素とＶ
族の第二の元素とを備え、前記第一の元素と前記第二の
元素の一方が前記半導体基板を構成する主構成元素より
原子半径が大きく他方が前記主構成元素より原子半径が
小さい元素であり、前記第一の元素の濃度が最も高くな
る前記シリコン基板表面からの深さは、前記第二の元素
の濃度が最も高くなる前記シリコン基板表面からの深さ
以下になるよう形成され、前記第一の元素は前記第二の
元素より軽いものであることができる。
による電気的特性への影響を抑制する手段を得るために
鋭意研究を行った結果、本願発明の課題を解決するため
に、下記の構成を備えた半導体装置或はその製造方法を
用いることが好ましいことを見出した。これにより、信
頼性の高い半導体装置及び歩留まりの高い半導体装置の
製造方法を提供するものである。 （１）半導体基板と、前記シリコン基板の一主面側に形
成されたゲート絶縁膜と、前記ゲート絶縁膜に積層して
形成されたゲート電極と、第一の元素であるリンおよび
第二の元素であるひ素を含有する拡散層とを備え、第一
の元素の最高濃度部の前記半導体基板表面からの深さが
第二の元素の最高濃度部の深さ以下にある。前記第二の
元素は、アンチモンを用いることも考えられる。第一の
元素より重い元素を第二元素として選択する。または、
第一の元素より拡散係数の大きい元素を第二元素として
選択することが好ましい。また、第一の元素と第二の元
素は、半導体基板の主構成元素（例えば、シリコン基板
におけるシリコン）より一方は原子半径が大きく、他方
は小さい。具体的な構成の例としては、半導体基板と、
前記半導体基板の一主面側に形成されたIII族元素の不
純物を有する領域と、前記領域に形成されたゲート絶縁
膜と、前記ゲート絶縁膜に積層して形成されたゲート電
極と、前記ゲート電極に対応して前記Ｐウエルに形成さ
れたＶ族元素の不純物を含むソース或はドレインを有
し、前記ソース或はドレインは、Ｖ族の第一の元素とＶ
族の第二の元素とを備え、前記第一の元素と前記第二の
元素の一方が前記半導体基板を構成する主構成元素より
原子半径が大きく他方が前記主構成元素より原子半径が
小さい元素であり、前記第一の元素の濃度が最も高くな
る前記シリコン基板表面からの深さは、前記第二の元素
の濃度が最も高くなる前記シリコン基板表面からの深さ
以下になるよう形成され、前記第一の元素は前記第二の
元素より軽いものであることができる。
【０００４】または、前記第一の元素の濃度が最も高く
なる領域の前記シリコン基板表面からの深さは、前記第
二の元素の濃度が1026原子/m3以上になる領域の前記シ
リコン基板表面からの深さ以下になるようにすることも
考えられる。或いは、前記第一の元素の濃度が1026原子
/m3以上になる領域の前記シリコン基板表面からの深さ
は、前記第二の元素の濃度が1026原子/m3以上になる領
域の前記シリコン基板表面からの深さ以下になるように
することも考えられる。 （２）また、前記（１）に加えて、第二の元素の最高濃
度部の前記半導体基板表面からの深さが35 nm以下であ
る。 （３）または、或いは前記（１）或は（２）に加えて、
第一の元素の最高濃度部の濃度と第二の元素の最高濃度
部の濃度がともに1026原子/m3以上1027原子/m3以下であ
る。（２）のような浅い拡散層領域などを形成する際
に、電気抵抗を低くするために不純物濃度を1026原子/m
3〜1027原子/m3にまで高めることが好ましい。 （４）または、或いは前記（１）から（３）の少なくと
も何れかに加えて、第一の元素であるリンをイオン注入
する際の打込みエネルギーが、第二の元素であるひ素を
イオン注入する際の打込みエネルギーの0.45倍以下にす
る。また、更に、ひ素をイオン注入する際の打込みエネ
ルギーが8×10−15 J以下である。なお、前記第二の元
素がアンチモンの場合は、リンをイオン注入する際の打
込みエネルギーが、アンチモンをイオン注入する際の打
込みエネルギーの0.5倍以下にする。また、更に、アン
チモンをイオン注入する際の打込みエネルギーが7×10
−15J以下にする。 （５）また、前記（１）から（４）の少なくとも何れか
に加えて、前記第二の元素が注入された後に前記第一の
元素が注入される工程を有する。 （６）また、前記（１）から（５）の少なくとも何れか
に加えて、前記第二の元素を有する領域の前記基板面に
沿った方向の幅は、前記第一の元素を有する領域の前記
基板面に沿った方向の幅より広いことを特徴とする。前
記領域は、例えば、実質的に前記第一の元素或いは第二
の元素を有する領域により規定することができる。一例
としては、前記第一の元素の最高濃度深度以下の浅い深
さの領域において、前記第一の元素の高濃度領域で挟ま
れる領域より前記第二の元素の高濃度領域で挟まれる領
域の幅を比較することが考えられる。その深さは個別装
置において考慮することができるが、一例としては、前
記基板表面から５ｎｍの深さの領域において比較するこ
とが考えられる。 （７）または、半導体基板と、前記半導体基板の一主面
側に形成されたIII族元素の不純物を有するｐウエル領
域と、前記領域の上に形成されたゲート絶縁膜と、前記
ゲート絶縁膜の上に形成されたゲート電極と、前記ゲー
ト電極に対応して形成されるＶ族元素の不純物を含むソ
ース或はドレインと、を有し、前記ソース或はドレイン
は、リンを有するＶ族の第一の元素とひ素或はアンチモ
ンを有するＶ族の第二の元素とを備え、前記ソース或は
ドレインを横切る断面上には、前記Ｖ族の第一の元素を
有する第一の領域が形成され、前記第一の領域の外側に
前記Ｖ族の第二の元素を有する第二領域が形成され、前
記第二の領域の外側に前記ｐウエル領域が形成されるよ
うに配置されることを特徴とする半導体装置である。 （８）また（７）において、前記第一の領域は1026原子
/m3以上の濃度を有する前記Ｖ族の第一の元素を有し、
前記第二の領域は1026原子/m3以上の濃度を有する前記
Ｖ族の第二の元素を有し、前記ｐウエル領域は1026原子
/m3より小さいの濃度を有することを特徴とするもので
ある。 （９）また（７）において、前記第二の領域と前記ｐウ
エル領域との間に1026原子/m3より小さいの濃度を有す
る前記Ｖ族の第一の元素を有する領域を有することを特
徴とするものである。 （１０）前記ｐウエル領域にゲート絶縁膜を形成する工
程と、前記ゲート電極を形成する工程と、前記ソース或
はドレインを形成する工程とを有し、前記ソース或はド
レインを形成する工程は、リンを有するＶ族の第一の元
素とひ素或はアンチモンを有するＶ族の第二の元素とを
用い、前記第二の元素を前記基板に導入する第二元素導
入工程と、前記第二元素導入工程の後に前記第一の元素
を前記基板に導入する第一元素導入工程を有し、前記第
一元素導入工程では前記第二元素導入に用いたマスクを
用いて前記元素の導入することを特徴とする半導体装置
の製造方法である。 （１１）または、前記ｐウエル領域にゲート絶縁膜を形
成する工程と、前記ゲート電極を形成する工程と、前記
ソース或はドレインを形成する工程とを有し、前記ゲー
ト電極をマスクとしてリンを有するＶ族の第一の元素を
前記基板に導入する工程と、前記ゲート電極の側壁に絶
縁膜を堆積する工程と、前記側壁の絶縁膜をマスクとし
て、ひ素或はアンチモンを有するＶ族の第二の元素を前
記基板に導入する第二元素導入工程と前記第二元素導入
工程の後に前記第一の元素を前記基板に導入する第一元
素導入工程とを有することを特徴とする半導体装置の製
造方法である。 （１２）半導体基板に前記ｐウエル領域と、前記ゲート
絶縁膜と、前記ゲート電極と、前記ソース或はドレイン
と、を有し、前記ソース或はドレインに、リンを有する
Ｖ族の第一の元素とひ素或はアンチモンを有するＶ族の
第二の元素と、を備える複数のトランジスタ回路を備
え、第一の前記トランジスタ回路は、前記ゲート電極
は、前記ゲート絶縁膜の上に形成される第一電極層と、
前記第一の電極層の上に絶縁層を介して、配線に連絡す
る第二の電極層を備え、前記ソース或はドレインは、リ
ンを有するＶ族の第一の元素とひ素或はアンチモンを有
するＶ族の第二の元素とを備え、前記ソース或はドレイ
ンを横切る断面上には、前記Ｖ族の第一の元素を有する
第一の領域が形成され、前記第一の領域の外側に前記Ｖ
族の第二の元素を有する第二領域が形成され、前記第二
の領域の外側に前記ｐウエル領域が形成され、第二の前
記トランジスタ回路は、前記ゲート電極は、前記ゲート
絶縁膜の上に形成され、配線に連絡する第一の電極層を
備え、前記ソース或はドレインは、リンを有するＶ族の
第一の元素とひ素或はアンチモンを有するＶ族の第二の
元素とを備え、前記ソース或はドレインを横切る断面上
には、前記Ｖ族の第一の元素を有する第一の領域が形成
され、前記第一の領域の外側に前記Ｖ族の第二の元素を
有する第二領域が形成され、前記第二の領域の外側に前
記ｐウエル領域が形成され、前記第二の領域と前記ｐウ
エル領域との間に前記Ｖ族の第一の元素を有する領域を
有する。
なる領域の前記シリコン基板表面からの深さは、前記第
二の元素の濃度が1026原子/m3以上になる領域の前記シ
リコン基板表面からの深さ以下になるようにすることも
考えられる。或いは、前記第一の元素の濃度が1026原子
/m3以上になる領域の前記シリコン基板表面からの深さ
は、前記第二の元素の濃度が1026原子/m3以上になる領
域の前記シリコン基板表面からの深さ以下になるように
することも考えられる。 （２）また、前記（１）に加えて、第二の元素の最高濃
度部の前記半導体基板表面からの深さが35 nm以下であ
る。 （３）または、或いは前記（１）或は（２）に加えて、
第一の元素の最高濃度部の濃度と第二の元素の最高濃度
部の濃度がともに1026原子/m3以上1027原子/m3以下であ
る。（２）のような浅い拡散層領域などを形成する際
に、電気抵抗を低くするために不純物濃度を1026原子/m
3〜1027原子/m3にまで高めることが好ましい。 （４）または、或いは前記（１）から（３）の少なくと
も何れかに加えて、第一の元素であるリンをイオン注入
する際の打込みエネルギーが、第二の元素であるひ素を
イオン注入する際の打込みエネルギーの0.45倍以下にす
る。また、更に、ひ素をイオン注入する際の打込みエネ
ルギーが8×10−15 J以下である。なお、前記第二の元
素がアンチモンの場合は、リンをイオン注入する際の打
込みエネルギーが、アンチモンをイオン注入する際の打
込みエネルギーの0.5倍以下にする。また、更に、アン
チモンをイオン注入する際の打込みエネルギーが7×10
−15J以下にする。 （５）また、前記（１）から（４）の少なくとも何れか
に加えて、前記第二の元素が注入された後に前記第一の
元素が注入される工程を有する。 （６）また、前記（１）から（５）の少なくとも何れか
に加えて、前記第二の元素を有する領域の前記基板面に
沿った方向の幅は、前記第一の元素を有する領域の前記
基板面に沿った方向の幅より広いことを特徴とする。前
記領域は、例えば、実質的に前記第一の元素或いは第二
の元素を有する領域により規定することができる。一例
としては、前記第一の元素の最高濃度深度以下の浅い深
さの領域において、前記第一の元素の高濃度領域で挟ま
れる領域より前記第二の元素の高濃度領域で挟まれる領
域の幅を比較することが考えられる。その深さは個別装
置において考慮することができるが、一例としては、前
記基板表面から５ｎｍの深さの領域において比較するこ
とが考えられる。 （７）または、半導体基板と、前記半導体基板の一主面
側に形成されたIII族元素の不純物を有するｐウエル領
域と、前記領域の上に形成されたゲート絶縁膜と、前記
ゲート絶縁膜の上に形成されたゲート電極と、前記ゲー
ト電極に対応して形成されるＶ族元素の不純物を含むソ
ース或はドレインと、を有し、前記ソース或はドレイン
は、リンを有するＶ族の第一の元素とひ素或はアンチモ
ンを有するＶ族の第二の元素とを備え、前記ソース或は
ドレインを横切る断面上には、前記Ｖ族の第一の元素を
有する第一の領域が形成され、前記第一の領域の外側に
前記Ｖ族の第二の元素を有する第二領域が形成され、前
記第二の領域の外側に前記ｐウエル領域が形成されるよ
うに配置されることを特徴とする半導体装置である。 （８）また（７）において、前記第一の領域は1026原子
/m3以上の濃度を有する前記Ｖ族の第一の元素を有し、
前記第二の領域は1026原子/m3以上の濃度を有する前記
Ｖ族の第二の元素を有し、前記ｐウエル領域は1026原子
/m3より小さいの濃度を有することを特徴とするもので
ある。 （９）また（７）において、前記第二の領域と前記ｐウ
エル領域との間に1026原子/m3より小さいの濃度を有す
る前記Ｖ族の第一の元素を有する領域を有することを特
徴とするものである。 （１０）前記ｐウエル領域にゲート絶縁膜を形成する工
程と、前記ゲート電極を形成する工程と、前記ソース或
はドレインを形成する工程とを有し、前記ソース或はド
レインを形成する工程は、リンを有するＶ族の第一の元
素とひ素或はアンチモンを有するＶ族の第二の元素とを
用い、前記第二の元素を前記基板に導入する第二元素導
入工程と、前記第二元素導入工程の後に前記第一の元素
を前記基板に導入する第一元素導入工程を有し、前記第
一元素導入工程では前記第二元素導入に用いたマスクを
用いて前記元素の導入することを特徴とする半導体装置
の製造方法である。 （１１）または、前記ｐウエル領域にゲート絶縁膜を形
成する工程と、前記ゲート電極を形成する工程と、前記
ソース或はドレインを形成する工程とを有し、前記ゲー
ト電極をマスクとしてリンを有するＶ族の第一の元素を
前記基板に導入する工程と、前記ゲート電極の側壁に絶
縁膜を堆積する工程と、前記側壁の絶縁膜をマスクとし
て、ひ素或はアンチモンを有するＶ族の第二の元素を前
記基板に導入する第二元素導入工程と前記第二元素導入
工程の後に前記第一の元素を前記基板に導入する第一元
素導入工程とを有することを特徴とする半導体装置の製
造方法である。 （１２）半導体基板に前記ｐウエル領域と、前記ゲート
絶縁膜と、前記ゲート電極と、前記ソース或はドレイン
と、を有し、前記ソース或はドレインに、リンを有する
Ｖ族の第一の元素とひ素或はアンチモンを有するＶ族の
第二の元素と、を備える複数のトランジスタ回路を備
え、第一の前記トランジスタ回路は、前記ゲート電極
は、前記ゲート絶縁膜の上に形成される第一電極層と、
前記第一の電極層の上に絶縁層を介して、配線に連絡す
る第二の電極層を備え、前記ソース或はドレインは、リ
ンを有するＶ族の第一の元素とひ素或はアンチモンを有
するＶ族の第二の元素とを備え、前記ソース或はドレイ
ンを横切る断面上には、前記Ｖ族の第一の元素を有する
第一の領域が形成され、前記第一の領域の外側に前記Ｖ
族の第二の元素を有する第二領域が形成され、前記第二
の領域の外側に前記ｐウエル領域が形成され、第二の前
記トランジスタ回路は、前記ゲート電極は、前記ゲート
絶縁膜の上に形成され、配線に連絡する第一の電極層を
備え、前記ソース或はドレインは、リンを有するＶ族の
第一の元素とひ素或はアンチモンを有するＶ族の第二の
元素とを備え、前記ソース或はドレインを横切る断面上
には、前記Ｖ族の第一の元素を有する第一の領域が形成
され、前記第一の領域の外側に前記Ｖ族の第二の元素を
有する第二領域が形成され、前記第二の領域の外側に前
記ｐウエル領域が形成され、前記第二の領域と前記ｐウ
エル領域との間に前記Ｖ族の第一の元素を有する領域を
有する。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態を図に
示した実施例により詳細に説明する。まず、本発明にお
ける第一の実施例である半導体装置とその製造方法図１
(a)〜(e)に示す。本実施例では、まず、図１(a)に示す
ように、シリコン基板１の上に素子分離膜２、ゲート絶
縁膜３、第一ゲート電極４、第二ゲート電極５を形成す
る。本図はIII族元素の不純物が拡散されたｐ型半導体
或はｐウエル部分を拡大したものである。
示した実施例により詳細に説明する。まず、本発明にお
ける第一の実施例である半導体装置とその製造方法図１
(a)〜(e)に示す。本実施例では、まず、図１(a)に示す
ように、シリコン基板１の上に素子分離膜２、ゲート絶
縁膜３、第一ゲート電極４、第二ゲート電極５を形成す
る。本図はIII族元素の不純物が拡散されたｐ型半導体
或はｐウエル部分を拡大したものである。
【０００６】次に図１(b)に示すように、例えば第二ゲ
ート電極５をマスクとして不純物をイオン注入し、拡散
層６、７を形成する。ここで、拡散層６、７の部分に示
した破線は、不純物の最高濃度部を表す。また、この例
では、拡散層６はソースに対応し、拡散層７はドレイン
に対応する。次の工程として、拡散層６、７の原子配列
をより規則的にするために、例えば800℃以上の熱処理
を実施する。この熱処理だけではなく後の工程でも熱処
理を実施するので、不純物濃度分布が熱処理で大きく変
化しないようにするために、拡散層６、７の不純物とし
ては質量の重いひ素やアンチモンを使用する。または、
拡散係数の観点から拡散係数の小さい同元素を用いる。
ゲートの横方向の長さが130ｎｍ以下のデバイスでは、
電気抵抗を低くたもつために、拡散層６、７の最高濃度
部の不純物濃度として1026原子/m3〜1027原子/m3である
ことが好ましい。なお、1027原子/m3を超える濃度にな
ると、結晶欠陥の発生は容易に抑制し難くなるので、上
限としては1027原子/m3であることが考えられる。
ート電極５をマスクとして不純物をイオン注入し、拡散
層６、７を形成する。ここで、拡散層６、７の部分に示
した破線は、不純物の最高濃度部を表す。また、この例
では、拡散層６はソースに対応し、拡散層７はドレイン
に対応する。次の工程として、拡散層６、７の原子配列
をより規則的にするために、例えば800℃以上の熱処理
を実施する。この熱処理だけではなく後の工程でも熱処
理を実施するので、不純物濃度分布が熱処理で大きく変
化しないようにするために、拡散層６、７の不純物とし
ては質量の重いひ素やアンチモンを使用する。または、
拡散係数の観点から拡散係数の小さい同元素を用いる。
ゲートの横方向の長さが130ｎｍ以下のデバイスでは、
電気抵抗を低くたもつために、拡散層６、７の最高濃度
部の不純物濃度として1026原子/m3〜1027原子/m3である
ことが好ましい。なお、1027原子/m3を超える濃度にな
ると、結晶欠陥の発生は容易に抑制し難くなるので、上
限としては1027原子/m3であることが考えられる。
【０００７】次の工程としては、図１(c)に示すよう
に、絶縁膜側壁８、９と絶縁膜１０を成膜し、さらに、
絶縁膜１０をエッチングすることによって、コンタクト
孔１１を形成する。次に、電気抵抗をさらに低減するた
めに、図１(d)に示すように、不純物をイオン注入して
拡散層106、107を形成する。この後、図１(e)に示すよ
うに、コンタクト孔にプラグ１２を形成し接続する配線
層１３と絶縁膜層１４を形成する。なお、プラグ１２の
下には、コンタクト抵抗を低減するために、例えばシリ
サイド膜を形成してもよい。また、図示はしないが、こ
の上に絶縁層、プラグ、配線層を形成する多層配線形成
工程が続いていてもよく、配線層やプラグにはバリア層
や接着層を接触して形成してもよい。図１(d)、図１(e)
において、拡散層１０６、１０７の部分に示した実線
は、不純物の最高濃度部を表す。この後、拡散層１０
６、１０７の原子配列をより規則的にするために、例え
ば800℃以上の熱処理を実施する。前述したように、拡
散層６、７の最高濃度部の不純物濃度として1026原子/m
3〜1027原子/m3が必要となるので、結晶欠陥が発生しや
すくなる。そこで結晶欠陥の発生を抑制するために、拡
散層１０６、１０７の不純物としては、リンを用いるこ
とが効果的である。これは、拡散層６、７の不純物とし
て用いたひ素やアンチモンより質量が小さい。または、
拡散係数が大きい。
に、絶縁膜側壁８、９と絶縁膜１０を成膜し、さらに、
絶縁膜１０をエッチングすることによって、コンタクト
孔１１を形成する。次に、電気抵抗をさらに低減するた
めに、図１(d)に示すように、不純物をイオン注入して
拡散層106、107を形成する。この後、図１(e)に示すよ
うに、コンタクト孔にプラグ１２を形成し接続する配線
層１３と絶縁膜層１４を形成する。なお、プラグ１２の
下には、コンタクト抵抗を低減するために、例えばシリ
サイド膜を形成してもよい。また、図示はしないが、こ
の上に絶縁層、プラグ、配線層を形成する多層配線形成
工程が続いていてもよく、配線層やプラグにはバリア層
や接着層を接触して形成してもよい。図１(d)、図１(e)
において、拡散層１０６、１０７の部分に示した実線
は、不純物の最高濃度部を表す。この後、拡散層１０
６、１０７の原子配列をより規則的にするために、例え
ば800℃以上の熱処理を実施する。前述したように、拡
散層６、７の最高濃度部の不純物濃度として1026原子/m
3〜1027原子/m3が必要となるので、結晶欠陥が発生しや
すくなる。そこで結晶欠陥の発生を抑制するために、拡
散層１０６、１０７の不純物としては、リンを用いるこ
とが効果的である。これは、拡散層６、７の不純物とし
て用いたひ素やアンチモンより質量が小さい。または、
拡散係数が大きい。
【０００８】また、拡散層６、７の不純物として用いた
ひ素やアンチモンの原子半径がシリコンよりも大きく、
圧縮応力が発生するので、拡散層１０６、１０７には原
子半径がシリコンよりも小さなリンを用いることによっ
て、この圧縮応力を低減するためである。この応力低減
の効果を引き出すためには、リンの最高濃度部の濃度と
しても、ひ素やアンチモンと同様に1026原子/m3〜1027
原子/m3の高い濃度にすることが好ましい。また、結晶
欠陥の発生を抑制するためには、リンの最高濃度部のシ
リコン基板表面からの深さがひ素の最高濃度部の深さ以
下であることが必要となる。この理由は、ひ素やアンチ
モンの最高濃度部では大きな圧縮応力が発生しており、
この部分を高濃度のリンが通過すると、通過する際に与
えられるエネルギー（ダメージ）によって転位という熱
処理では消失しにくい欠陥が発生してしまうためであ
る。また、注入の順序は、ひ素またはアンチモンを注入
後にリンを注入するような工程を有することが好まし
い。この様子を図２に示す。図２では、図１(d)と違っ
て拡散層１０６、１０７におけるリンの最高濃度部を示
す実線が、拡散層６、７におけるひ素またはアンチモン
の最高濃度部を示す破線よりも下側に位置しており、高
濃度のリンがひ素またはアンチモンの最高濃度部を通過
したことを示している。図２には、リンが通過する際の
エネルギーにより発生した転位と呼ばれる結晶欠陥２０
６、２０７が点線で示されている。この場合、リンの主
に拡散した領域はひ素又はアンチモンが主に拡散した領
域より小さくなっていることができる。また、このよう
な転位の発生領域が基板表面から浅い領域になってくる
と、深い領域に転位が発生する場合に比べてトランジス
タの電気特性への影響が大きいので、本実施例に示す対
策が重要となってくる。
ひ素やアンチモンの原子半径がシリコンよりも大きく、
圧縮応力が発生するので、拡散層１０６、１０７には原
子半径がシリコンよりも小さなリンを用いることによっ
て、この圧縮応力を低減するためである。この応力低減
の効果を引き出すためには、リンの最高濃度部の濃度と
しても、ひ素やアンチモンと同様に1026原子/m3〜1027
原子/m3の高い濃度にすることが好ましい。また、結晶
欠陥の発生を抑制するためには、リンの最高濃度部のシ
リコン基板表面からの深さがひ素の最高濃度部の深さ以
下であることが必要となる。この理由は、ひ素やアンチ
モンの最高濃度部では大きな圧縮応力が発生しており、
この部分を高濃度のリンが通過すると、通過する際に与
えられるエネルギー（ダメージ）によって転位という熱
処理では消失しにくい欠陥が発生してしまうためであ
る。また、注入の順序は、ひ素またはアンチモンを注入
後にリンを注入するような工程を有することが好まし
い。この様子を図２に示す。図２では、図１(d)と違っ
て拡散層１０６、１０７におけるリンの最高濃度部を示
す実線が、拡散層６、７におけるひ素またはアンチモン
の最高濃度部を示す破線よりも下側に位置しており、高
濃度のリンがひ素またはアンチモンの最高濃度部を通過
したことを示している。図２には、リンが通過する際の
エネルギーにより発生した転位と呼ばれる結晶欠陥２０
６、２０７が点線で示されている。この場合、リンの主
に拡散した領域はひ素又はアンチモンが主に拡散した領
域より小さくなっていることができる。また、このよう
な転位の発生領域が基板表面から浅い領域になってくる
と、深い領域に転位が発生する場合に比べてトランジス
タの電気特性への影響が大きいので、本実施例に示す対
策が重要となってくる。
【０００９】図２の場合のように結晶欠陥が発生してし
まう場合の濃度分布の分子動力学解析例を図３示す。図
３に示したひ素およびリンの最高濃度部の深さは、ひ素
をイオン注入する際の打込みエネルギーが6.4×10−15
Jであり、リンをイオン注入する際の打込みエネルギー
が4.8×10−15 Jである場合の値である。この場合には
リンの最高濃度部の深さがひ素の最高濃度部の深さより
も深く、高濃度のリンがひ素の最高濃度部を通過してダ
メージを与えるので、結晶欠陥を抑制する効果を得るの
が容易ではない。
まう場合の濃度分布の分子動力学解析例を図３示す。図
３に示したひ素およびリンの最高濃度部の深さは、ひ素
をイオン注入する際の打込みエネルギーが6.4×10−15
Jであり、リンをイオン注入する際の打込みエネルギー
が4.8×10−15 Jである場合の値である。この場合には
リンの最高濃度部の深さがひ素の最高濃度部の深さより
も深く、高濃度のリンがひ素の最高濃度部を通過してダ
メージを与えるので、結晶欠陥を抑制する効果を得るの
が容易ではない。
【００１０】これに対して、ひ素をイオン注入する際の
打込みエネルギーを6.4×10−15 Jにしたまま、リンの
打込みエネルギーを2.88×10−15 Jにすると、図４に示
すように、最高濃度部の深さを同じにできる。すなわ
ち、リンの打込みエネルギーをひ素の打込みエネルギー
の0.45倍にすると最高濃度部の深さを同じにできる。こ
の場合には、ひ素の最高濃度部を高濃度のリンが通過し
てエネルギー（ダメージ）を与えるという現象を抑制で
き、結晶欠陥の発生を抑制できる。また、リンの打込み
エネルギーをひ素の打込みエネルギーの0.38倍にした場
合の濃度分布を図５に示す。この場合には、リンの最高
濃度部の深さはひ素の最高濃度部の深さよりも浅くな
る。したがって、ひ素の最高濃度部を高濃度のリンが通
過してダメージを与えることを抑制できるので、結晶欠
陥の発生は抑制できる。しかし、打込みエネルギーの関
係が図５と同じ場合でも、リンの濃度が1026原子/m3よ
りも小さくなると、原子半径の大きなひ素が発生させた
圧縮応力を原子半径の小さなリンが低減するという効果
は得がたいので、熱処理を受けた際に結晶欠陥は発生し
やすい。これに相当する例を図６に示す。図６のように
リンの最高濃度が1026原子/m3よりも小さい場合には、
リンの注入は、結晶欠陥を抑制する効果を持たない上
に、電気抵抗を低くする効果を十分発揮し難い。
打込みエネルギーを6.4×10−15 Jにしたまま、リンの
打込みエネルギーを2.88×10−15 Jにすると、図４に示
すように、最高濃度部の深さを同じにできる。すなわ
ち、リンの打込みエネルギーをひ素の打込みエネルギー
の0.45倍にすると最高濃度部の深さを同じにできる。こ
の場合には、ひ素の最高濃度部を高濃度のリンが通過し
てエネルギー（ダメージ）を与えるという現象を抑制で
き、結晶欠陥の発生を抑制できる。また、リンの打込み
エネルギーをひ素の打込みエネルギーの0.38倍にした場
合の濃度分布を図５に示す。この場合には、リンの最高
濃度部の深さはひ素の最高濃度部の深さよりも浅くな
る。したがって、ひ素の最高濃度部を高濃度のリンが通
過してダメージを与えることを抑制できるので、結晶欠
陥の発生は抑制できる。しかし、打込みエネルギーの関
係が図５と同じ場合でも、リンの濃度が1026原子/m3よ
りも小さくなると、原子半径の大きなひ素が発生させた
圧縮応力を原子半径の小さなリンが低減するという効果
は得がたいので、熱処理を受けた際に結晶欠陥は発生し
やすい。これに相当する例を図６に示す。図６のように
リンの最高濃度が1026原子/m3よりも小さい場合には、
リンの注入は、結晶欠陥を抑制する効果を持たない上
に、電気抵抗を低くする効果を十分発揮し難い。
【００１１】ひ素のかわりにアンチモンを用いた場合の
例を図７に示す。図７は、アンチモンをイオン注入する
際の打込みエネルギーが5.6×10−15 Jであり、リンを
イオン注入する際の打込みエネルギーが2.8×10−15 J
である場合の濃度分布であり、この場合にはアンチモン
とリンの最高濃度部の深さが一致する。すなわち、リン
の打込みエネルギーをアンチモンの打込みエネルギーの
0.5倍にすると最高濃度部の深さを同じにできる。この
場合には、アンチモンの最高濃度部をリンが通過してダ
メージを与えるという現象を抑制でき、結晶欠陥の発生
を抑制できる。
例を図７に示す。図７は、アンチモンをイオン注入する
際の打込みエネルギーが5.6×10−15 Jであり、リンを
イオン注入する際の打込みエネルギーが2.8×10−15 J
である場合の濃度分布であり、この場合にはアンチモン
とリンの最高濃度部の深さが一致する。すなわち、リン
の打込みエネルギーをアンチモンの打込みエネルギーの
0.5倍にすると最高濃度部の深さを同じにできる。この
場合には、アンチモンの最高濃度部をリンが通過してダ
メージを与えるという現象を抑制でき、結晶欠陥の発生
を抑制できる。
【００１２】また、リンの打込みエネルギーをアンチモ
ンの打込みエネルギーの0.43倍にした場合の濃度分布を
図８に示す。この場合、リンの最高濃度部の深さは、ア
ンチモンの最高濃度部の深さよりも浅くなるので、やは
り、アンチモンの最高濃度部を高濃度のリンが通過して
ダメージを与えるという現象は起こらない。したがっ
て、結晶欠陥の発生は抑制できる。しかし、リンの打込
みエネルギーをアンチモンの打込みエネルギーの0.5倍
より大きくすると、リンの最高濃度部の深さは、アンチ
モンの最高濃度部の深さよりも深くなるので、アンチモ
ンの最高濃度部を高濃度のリンが通過してダメージを与
えるため、結晶欠陥の発生を抑制し難い。なお、前記不
純物はアンチモンを注入した後にリンを注入する工程を
有するようにすることが好ましい。
ンの打込みエネルギーの0.43倍にした場合の濃度分布を
図８に示す。この場合、リンの最高濃度部の深さは、ア
ンチモンの最高濃度部の深さよりも浅くなるので、やは
り、アンチモンの最高濃度部を高濃度のリンが通過して
ダメージを与えるという現象は起こらない。したがっ
て、結晶欠陥の発生は抑制できる。しかし、リンの打込
みエネルギーをアンチモンの打込みエネルギーの0.5倍
より大きくすると、リンの最高濃度部の深さは、アンチ
モンの最高濃度部の深さよりも深くなるので、アンチモ
ンの最高濃度部を高濃度のリンが通過してダメージを与
えるため、結晶欠陥の発生を抑制し難い。なお、前記不
純物はアンチモンを注入した後にリンを注入する工程を
有するようにすることが好ましい。
【００１３】結晶欠陥の発生を抑制する効果を得るため
には、ひ素やアンチモンの最高濃度部の深さを35 nm以
下とすることが好ましい。原子半径の大きなひ素やアン
チモンが入り込むことで発生する圧縮応力は、最高濃度
部の深さが深いほど大きくなり、35 nmを超えるとリン
を注入する前の段階で結晶欠陥が発生してしまう。浅い
領域で結晶欠陥が発生すると深い領域で結晶欠陥が発生
した場合に比べて電気的特性への影響が大きくなる。特
に、前記のように深く注入する元素であるひ素やアンチ
モンの最高濃度部が３５ｎｍ以下になるような薄い拡散
層を有する半導体装置では、表面近傍に前記のような不
純物導入に伴う結晶欠陥が形成されることを抑制するこ
とが電気特性低下を抑制する上で有効となる。また、例
えば、より効果的には、前記ひ素あるいはアンチモンの
濃度が最も高くなるよう意気の深さが２５ｎｍ以下とな
るような薄い拡散層を有する半導体装置に適用すること
ができる。
には、ひ素やアンチモンの最高濃度部の深さを35 nm以
下とすることが好ましい。原子半径の大きなひ素やアン
チモンが入り込むことで発生する圧縮応力は、最高濃度
部の深さが深いほど大きくなり、35 nmを超えるとリン
を注入する前の段階で結晶欠陥が発生してしまう。浅い
領域で結晶欠陥が発生すると深い領域で結晶欠陥が発生
した場合に比べて電気的特性への影響が大きくなる。特
に、前記のように深く注入する元素であるひ素やアンチ
モンの最高濃度部が３５ｎｍ以下になるような薄い拡散
層を有する半導体装置では、表面近傍に前記のような不
純物導入に伴う結晶欠陥が形成されることを抑制するこ
とが電気特性低下を抑制する上で有効となる。また、例
えば、より効果的には、前記ひ素あるいはアンチモンの
濃度が最も高くなるよう意気の深さが２５ｎｍ以下とな
るような薄い拡散層を有する半導体装置に適用すること
ができる。
【００１４】分子動力学解析より得た打込みエネルギー
と最高濃度部の深さの関係(図９)を用いると、最高濃度
部の深さを35 nm以下にするためには、ひ素の打込みエ
ネルギーを8×10−15 J以下、アンチモンの打込みエネ
ルギーを７×10−15 J以下にすることが好ましい。
と最高濃度部の深さの関係(図９)を用いると、最高濃度
部の深さを35 nm以下にするためには、ひ素の打込みエ
ネルギーを8×10−15 J以下、アンチモンの打込みエネ
ルギーを７×10−15 J以下にすることが好ましい。
【００１５】なお、拡散層６、７を形成するためのイオ
ン注入の後、ボロンをゲート端部下のシリコン基板に注
入する工程があってもよい。また、シリコン基板をｎ型
やｐ型に変える目的やその他の目的で実施される低濃度
(1026原子/m3より小さい濃度)のイオン注入があって
も、効果に影響を与えるものではない。これは、図３〜
図７に示した濃度分布の最高濃度部付近のプロファイル
に大きな影響を与えないためである。
ン注入の後、ボロンをゲート端部下のシリコン基板に注
入する工程があってもよい。また、シリコン基板をｎ型
やｐ型に変える目的やその他の目的で実施される低濃度
(1026原子/m3より小さい濃度)のイオン注入があって
も、効果に影響を与えるものではない。これは、図３〜
図７に示した濃度分布の最高濃度部付近のプロファイル
に大きな影響を与えないためである。
【００１６】本発明における第二の実施例である半導体
装置とその製造方法を図１０(a) 〜図１０(e)に示す。
本実施例の第一の実施例との主な違いは、拡散層１０
６、１０７を形成する工程が、絶縁膜側壁８、９を形成
する前にある点である。この場合、拡散層６、７と拡散
層１０６、１０７の形成工程が連続的になるので、製造
工程としては単純である。
装置とその製造方法を図１０(a) 〜図１０(e)に示す。
本実施例の第一の実施例との主な違いは、拡散層１０
６、１０７を形成する工程が、絶縁膜側壁８、９を形成
する前にある点である。この場合、拡散層６、７と拡散
層１０６、１０７の形成工程が連続的になるので、製造
工程としては単純である。
【００１７】本発明における第三の実施例である半導体
装置として、図１１にSRAM (StaticRandom Access Memo
ry)の主要部の断面図を示す。図１１は、図１２に示し
たSRAMの主要部の平面図において、A-Bで切断した断面
図である。本実施例の構造は、拡散層を除いては、例え
ば公開特許公報の特開平１０−７９４４０号の図２、図
３に示されている構造と同様である。本実施例の構造を
図１１を用いて簡単に説明すると、例えばシリコン基板
３０１に、p型ウェル３０３が形成され、この上にゲー
ト絶縁膜３０７が形成される。この上に例えば多結晶シ
リコンからなるゲート電極３１０a、３１０bが形成さ
れ、このゲート電極をマスクとして最高濃度部付近のプ
ロファイルに大きな影響を与えない低濃度(1026原子/m3
より小さい濃度)のリンがイオン注入され、拡散層１０
６a、１０７a、１８８aが形成される。次に絶縁膜側壁
３１３が形成され、この後、ゲート電極３１０a、３１
０bと絶縁膜側壁３１３をマスクとして例えばひ素が注
入されて拡散層６、７、８８が形成される。次に、例え
ば８００℃の熱処理が施され、その後、マスクとしては
前記と全く同じもの、すなわちゲート電極３１０a、３
１０bと絶縁膜側壁３１３を用いて、リンが注入されて
拡散層１０６b、１０７b、１８８bが形成される。この
際、拡散層６、７、８８と拡散層１０６a、１０７a、１
８８a、１０６ｂ、１０７ｂ、１８８ｂを形成するひ素
とリンの最高濃度、打ち込みエネルギーは、結晶欠陥防
止効果のある第一の実施例で述べた範囲に設定する。ま
た、拡散層１０６a、１０７a、１８８aのうちのいずれ
か、またはすべては無くても効果は得られる。また、拡
散層１０６b、１０７b、１０８bを形成する前の熱処理
は、無くても効果は得られる。また、第一の実施例に記
載したように、拡散層１０６a、１０７a、１８８aにひ
素を用い、拡散層６、７、８にリンを用い、拡散層１０
６b、１０７b、１０８bは形成しないという構造であっ
てもよい。この場合にも、ひ素とリンの最高濃度、打ち
込みエネルギーは、結晶欠陥防止効果のある第一の実施
例で述べた範囲に設定する。拡散層１０６b、１０７b、
１８８bが形成された後は、絶縁層３１５が形成され、
これに形成されたコンタクト孔３１６、３１９、３２８
にコンタクトプラグ３２２、３３６が形成される。この
上に配線層L1、L2、３２５、DL1、DL2と絶縁層３２３、
３３７を含む多層配線層が形成される。
装置として、図１１にSRAM (StaticRandom Access Memo
ry)の主要部の断面図を示す。図１１は、図１２に示し
たSRAMの主要部の平面図において、A-Bで切断した断面
図である。本実施例の構造は、拡散層を除いては、例え
ば公開特許公報の特開平１０−７９４４０号の図２、図
３に示されている構造と同様である。本実施例の構造を
図１１を用いて簡単に説明すると、例えばシリコン基板
３０１に、p型ウェル３０３が形成され、この上にゲー
ト絶縁膜３０７が形成される。この上に例えば多結晶シ
リコンからなるゲート電極３１０a、３１０bが形成さ
れ、このゲート電極をマスクとして最高濃度部付近のプ
ロファイルに大きな影響を与えない低濃度(1026原子/m3
より小さい濃度)のリンがイオン注入され、拡散層１０
６a、１０７a、１８８aが形成される。次に絶縁膜側壁
３１３が形成され、この後、ゲート電極３１０a、３１
０bと絶縁膜側壁３１３をマスクとして例えばひ素が注
入されて拡散層６、７、８８が形成される。次に、例え
ば８００℃の熱処理が施され、その後、マスクとしては
前記と全く同じもの、すなわちゲート電極３１０a、３
１０bと絶縁膜側壁３１３を用いて、リンが注入されて
拡散層１０６b、１０７b、１８８bが形成される。この
際、拡散層６、７、８８と拡散層１０６a、１０７a、１
８８a、１０６ｂ、１０７ｂ、１８８ｂを形成するひ素
とリンの最高濃度、打ち込みエネルギーは、結晶欠陥防
止効果のある第一の実施例で述べた範囲に設定する。ま
た、拡散層１０６a、１０７a、１８８aのうちのいずれ
か、またはすべては無くても効果は得られる。また、拡
散層１０６b、１０７b、１０８bを形成する前の熱処理
は、無くても効果は得られる。また、第一の実施例に記
載したように、拡散層１０６a、１０７a、１８８aにひ
素を用い、拡散層６、７、８にリンを用い、拡散層１０
６b、１０７b、１０８bは形成しないという構造であっ
てもよい。この場合にも、ひ素とリンの最高濃度、打ち
込みエネルギーは、結晶欠陥防止効果のある第一の実施
例で述べた範囲に設定する。拡散層１０６b、１０７b、
１８８bが形成された後は、絶縁層３１５が形成され、
これに形成されたコンタクト孔３１６、３１９、３２８
にコンタクトプラグ３２２、３３６が形成される。この
上に配線層L1、L2、３２５、DL1、DL2と絶縁層３２３、
３３７を含む多層配線層が形成される。
【００１８】これにより、第一の実施例で説明した作用
効果に加えて、効果的な浅い拡散層を形成できるので、
素子の微細化を図ることができ、ＳＲＡＭの高速化を図
ることができる。
効果に加えて、効果的な浅い拡散層を形成できるので、
素子の微細化を図ることができ、ＳＲＡＭの高速化を図
ることができる。
【００１９】本発明の第四の実施例である半導体装置と
して、図１３に不揮発性半導体記憶装置の主要部の断面
図を示す。図１３は、図１４に示したフラッシュメモリ
の主要部の平面図において、A-Bで切断した断面図であ
る。本実施例の構造を図１３を用いて簡単に説明する
と、例えばシリコン基板４０１に、例えば酸化シリコン
を主構成材料とする絶縁膜４０２が形成され、その上に
例えば多結晶シリコンを主構成材料とする電極４０３、
４０４、４０５が形成される。この上に、例えば酸化シ
リコンを主構成材料とする絶縁膜４０６と、例えば窒化
シリコンを主構成材料とする絶縁膜４０７と、例えば酸
化シリコンを主構成材料とする絶縁膜４０８が形成され
る。この上には、さらに、例えば多結晶シリコンを主構
成材料とする電極４０９、ワード線４１０、４１１が形
成される。次に電極４０９、ワード線４１０、４１１を
マスクとして、ひ素がイオン注入され、拡散層４１２、
４１３、４１４が形成される。その後、マスクとしては
前記と全く同じもの、すなわち電極４０９、ワード線４
１０、４１１を用いて、リンが注入されて拡散層４１
５、４１６、４１７が形成される。
して、図１３に不揮発性半導体記憶装置の主要部の断面
図を示す。図１３は、図１４に示したフラッシュメモリ
の主要部の平面図において、A-Bで切断した断面図であ
る。本実施例の構造を図１３を用いて簡単に説明する
と、例えばシリコン基板４０１に、例えば酸化シリコン
を主構成材料とする絶縁膜４０２が形成され、その上に
例えば多結晶シリコンを主構成材料とする電極４０３、
４０４、４０５が形成される。この上に、例えば酸化シ
リコンを主構成材料とする絶縁膜４０６と、例えば窒化
シリコンを主構成材料とする絶縁膜４０７と、例えば酸
化シリコンを主構成材料とする絶縁膜４０８が形成され
る。この上には、さらに、例えば多結晶シリコンを主構
成材料とする電極４０９、ワード線４１０、４１１が形
成される。次に電極４０９、ワード線４１０、４１１を
マスクとして、ひ素がイオン注入され、拡散層４１２、
４１３、４１４が形成される。その後、マスクとしては
前記と全く同じもの、すなわち電極４０９、ワード線４
１０、４１１を用いて、リンが注入されて拡散層４１
５、４１６、４１７が形成される。
【００２０】この上に例えば酸化シリコンを主構成材料
とする絶縁膜４１８が形成され、さらにこの上にビット
線４１９が形成される。この際、拡散層４１２、４１
３、４１４と拡散層４１５、４１６、４１７を形成する
ひ素とリンの最高濃度、打ち込みエネルギーは、結晶欠
陥防止効果のある第一の実施例で述べた範囲に設定す
る。また、第一の実施例で記載したように、拡散層４１
５、４１６、４１７の形成は、絶縁膜４１８を形成した
後でもよく、この場合には、電極４０９、ワード線４１
０、４１１および絶縁膜４１８をマスクとして拡散層４
１５、４１６、４１７を形成することになる。
とする絶縁膜４１８が形成され、さらにこの上にビット
線４１９が形成される。この際、拡散層４１２、４１
３、４１４と拡散層４１５、４１６、４１７を形成する
ひ素とリンの最高濃度、打ち込みエネルギーは、結晶欠
陥防止効果のある第一の実施例で述べた範囲に設定す
る。また、第一の実施例で記載したように、拡散層４１
５、４１６、４１７の形成は、絶縁膜４１８を形成した
後でもよく、この場合には、電極４０９、ワード線４１
０、４１１および絶縁膜４１８をマスクとして拡散層４
１５、４１６、４１７を形成することになる。
【００２１】フラッシュメモリのように半導体基板上に
絶縁層を介して複数の電極が絶縁層を挟んで形成されて
いる形態では複雑な応力状態下にあることが考えられる
が、このように基板のシリコンより原子半径の大きい元
素と小さい元素をともに備え、先に注入した元素の最高
濃度領域を付きぬけて後に注入した元素の最高濃度領域
が形成されることを抑制して形成し、欠陥の発生を防止
することにより、装置の信頼性向上を図ることができ
る。
絶縁層を介して複数の電極が絶縁層を挟んで形成されて
いる形態では複雑な応力状態下にあることが考えられる
が、このように基板のシリコンより原子半径の大きい元
素と小さい元素をともに備え、先に注入した元素の最高
濃度領域を付きぬけて後に注入した元素の最高濃度領域
が形成されることを抑制して形成し、欠陥の発生を防止
することにより、装置の信頼性向上を図ることができ
る。
【００２２】また、フラッシュメモリを混載したマイコ
ンなどのように、フラッシュメモリや、ロジックなどを
有する半導体装置においては、ロジックを構成するトラ
ンジスタでは、第三実施例の形態のように、ゲート電極
をマスクとしてて濃度(1026原子/m3より小さい濃度）の
リンがイオン注入する工程の後に、高濃度のひ素を注入
し、リンを注入する工程を有するように作り分けること
が好ましい。
ンなどのように、フラッシュメモリや、ロジックなどを
有する半導体装置においては、ロジックを構成するトラ
ンジスタでは、第三実施例の形態のように、ゲート電極
をマスクとしてて濃度(1026原子/m3より小さい濃度）の
リンがイオン注入する工程の後に、高濃度のひ素を注入
し、リンを注入する工程を有するように作り分けること
が好ましい。
【００２３】
【発明の効果】本発明によれば、信頼性の高い半導体装
置及びその半導体装置の製造方法を提供できる。
置及びその半導体装置の製造方法を提供できる。
【図１】本発明における第一の実施例である半導体装置
とその製造方法を説明するための断面図である。
とその製造方法を説明するための断面図である。
【図２】結晶欠陥の発生しやすい製造方法を説明するた
めの断面図である。
めの断面図である。
【図３】結晶欠陥が発生しやすい不純物濃度分布を説明
するためのグラフである。
するためのグラフである。
【図４】本発明に係る、結晶欠陥の発生しにくいひ素濃
度分布とリン濃度分布の例を説明するためのグラフであ
る。
度分布とリン濃度分布の例を説明するためのグラフであ
る。
【図５】本発明に係る、結晶欠陥の発生しにくいひ素濃
度分布とリン濃度分布の別の例を説明するためのグラフ
である。
度分布とリン濃度分布の別の例を説明するためのグラフ
である。
【図６】ひ素濃度分布とリン濃度分布の比較例を説明す
るためのグラフである。
るためのグラフである。
【図７】本発明に係る、結晶欠陥の発生しにくいアンチ
モン濃度分布とリン濃度分布の例を説明するためのグラ
フである。
モン濃度分布とリン濃度分布の例を説明するためのグラ
フである。
【図８】本発明に係る、結晶欠陥の発生しにくいアンチ
モン濃度分布とリン濃度分布の別の例を説明するための
グラフである。
モン濃度分布とリン濃度分布の別の例を説明するための
グラフである。
【図９】本発明に係る、打ち込みエネルギーと最高濃度
部の深さの関係を示した図である。
部の深さの関係を示した図である。
【図１０】本発明における第二の実施例である半導体装
置とその製造方法を説明するための断面図である。
置とその製造方法を説明するための断面図である。
【図１１】本発明における第三の実施例である半導体装
置としてのSRAMの主要部の断面図である。
置としてのSRAMの主要部の断面図である。
【図１２】本発明における第三の実施例である半導体装
置としてのSRAMの主要部の平面図である。
置としてのSRAMの主要部の平面図である。
【図１３】本発明における第四の実施例である半導体装
置としてのフラッシュメモリの主要部の断面図である。
置としてのフラッシュメモリの主要部の断面図である。
【図１４】本発明における第四の実施例である半導体装
置としてのフラッシュメモリの主要部の平面図である。
置としてのフラッシュメモリの主要部の平面図である。
１...シリコン基板、２...素子分離膜、３...ゲート絶
縁膜、４...第一ゲート電極、５...第二ゲート電極、
６、７...拡散層、７a、７b...ゲート絶縁膜、８、
９...絶縁膜側壁、１０...絶縁膜、１１...コンタクト
孔、１２...プラグ、１３...配線層、１４...絶縁層、
１０６，１０７...拡散層、２０６，２０７...転位、８
８，１８８a，１８８b，１０６a、１０６b、１０７a、
１０７b...拡散層、３０１...基板、３０３...p型ウェ
ル、３０４...n型ウェル、３０５...拡散層領域、３０
６、３１０a、３１０b...ゲート電極、３１3...絶縁膜
側壁、３１５...絶縁層、３１６、３１９、３２８...コ
ンタクト孔、３２２、３３６...コンタクトプラグ、L
1、L2、３２５、DL1、DL2...配線層、DL1、３２３、３
３７...絶縁層、４０１...基板、４０２...絶縁膜、４
０３、４０４、４０５...電極、４０６、４０７、４０
８...絶縁膜、４０９...電極、４１０、４１１...ワー
ド線、４１２、４１３、４１４、４１５、４１６、４１
７...拡散層、４１８...絶縁膜、４１９...ビット線。
縁膜、４...第一ゲート電極、５...第二ゲート電極、
６、７...拡散層、７a、７b...ゲート絶縁膜、８、
９...絶縁膜側壁、１０...絶縁膜、１１...コンタクト
孔、１２...プラグ、１３...配線層、１４...絶縁層、
１０６，１０７...拡散層、２０６，２０７...転位、８
８，１８８a，１８８b，１０６a、１０６b、１０７a、
１０７b...拡散層、３０１...基板、３０３...p型ウェ
ル、３０４...n型ウェル、３０５...拡散層領域、３０
６、３１０a、３１０b...ゲート電極、３１3...絶縁膜
側壁、３１５...絶縁層、３１６、３１９、３２８...コ
ンタクト孔、３２２、３３６...コンタクトプラグ、L
1、L2、３２５、DL1、DL2...配線層、DL1、３２３、３
３７...絶縁層、４０１...基板、４０２...絶縁膜、４
０３、４０４、４０５...電極、４０６、４０７、４０
８...絶縁膜、４０９...電極、４１０、４１１...ワー
ド線、４１２、４１３、４１４、４１５、４１６、４１
７...拡散層、４１８...絶縁膜、４１９...ビット線。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/115
29/788
29/792
(72)発明者 三浦 英生
茨城県土浦市神立町502番地 株式会社日
立製作所機械研究所内
Ｆターム(参考） 5F083 BS04 BS05 BS08 BS16 EP02
EP23 EP55 EP62 EP63 EP67
EP68 ER22 GA01 GA09 MA06
MA19 PR36 ZA12 ZA13
5F101 BA01 BA29 BA36 BB05 BD05
BD07 BD09 BE07 BH09
5F140 AA08 AA13 AA27 AA39 AC32
BA01 BF04 BF11 BG08 BH13
BH14 BH17 BH19 BH21 BH49
BJ01 BJ08 BJ11 BJ27 BK07
BK13 BK20 BK22 BK26 BK34
CA02 CA06 CB01 CB08 CF07
Claims (17)
- 【請求項１】半導体基板と、前記半導体基板の一主面側
に形成されたIII族元素の不純物を有する領域と、前記
領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜に
積層して形成されたゲート電極と、前記ゲート電極に対
応してＶ族元素の不純物を含むソース或はドレインを有
し、前記ソース或はドレインは、Ｖ族の第一の元素とＶ
族の第二の元素とを備え、前記第一の元素と前記第二の
元素の一方が前記半導体基板を構成する主構成元素より
原子半径が大きく他方が前記主構成元素より原子半径が
小さい元素であり、前記第一の元素の濃度が最も高くな
る前記シリコン基板表面からの深さは、前記第二の元素
の濃度が最も高くなる前記シリコン基板表面からの深さ
以下になるよう形成され、前記第一の元素は前記第二の
元素より軽いことを特徴とする半導体装置。 - 【請求項２】請求項１に記載の半導体装置であって、前
記第二の元素を有する領域の前記基板面に沿った方向の
幅は、前記第一の元素を有する領域の前記基板面に沿っ
た方向の幅より広いことを特徴とする半導体装置。 - 【請求項３】シリコン基板と、前記シリコン基板の一主
面側に形成されたIII族元素の不純物を有する領域と、
前記領域に形成されたゲート絶縁膜と、前記ゲート絶縁
膜に積層して形成されたゲート電極と、前記ゲート電極
に対応してＶ族元素の不純物を含むソース或はドレイン
を有し、前記ソース或はドレインは、リンを有する第一
の元素とひ素或はアンチモンを有する第二の元素とを備
え、前記第一の元素の濃度が最も高くなる前記シリコン
基板表面からの深さは、前記第二の元素の濃度が最も高
くなる前記シリコン基板表面からの深さ以下になるよう
形成され、前記第二の元素の濃度が最も高くなる領域の
前記シリコン基板からの深さは３５ｎｍ以下であること
を特徴とする半導体装置。 - 【請求項４】シリコン基板と、前記シリコン基板の一主
面側に形成されたIII族元素の不純物を有する領域と、
前記領域に形成されたゲート絶縁膜と、前記ゲート絶縁
膜に積層して形成されたゲート電極と、前記ゲート電極
に対応してＶ族元素の不純物を含むソース或はドレイン
を有し、前記ソース或はドレインは、リンを有する第一
の元素とひ素或はアンチモンを有する第二の元素とを備
え、前記第一の元素の濃度が最も高くなる前記シリコン
基板表面からの深さは、前記第二の元素の濃度が最も高
くなる前記シリコン基板表面からの深さ以下になるよう
形成され、前記第一の元素及び第二の元素の濃度が最も
高くなる領域の前記元素の濃度は1026原子/m3以上1027
原子/m3以下であることを特徴とする半導体装置。 - 【請求項５】シリコン基板と、前記シリコン基板の一主
面側に形成されたIII族元素の不純物を有するＰウエル
と、前記Ｐウエルに形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜の上に形成されたゲート電極と、前記ゲート
電極に対応して形成されたＶ族元素の不純物を含むソー
ス或はドレインを有し、少なくとも前記ソース或はドレ
インは、リンよりなる第一の元素と少なくともひ素或は
アンチモンよりなる第二の元素とを備えた拡散層が形成
され、前記第一の元素の濃度が最も高くなる領域の前記
シリコン基板表面からの深さは、前記第二の元素の濃度
が最も高くなる領域の前記シリコン基板表面からの深さ
以下になるよう形成され、前記第二の元素の濃度が最も
高くなる領域の前記シリコン基板からの深さは３５ｎｍ
以下であり、前記第一の元素及び第二の元素の濃度が最
も高くなる領域の前記元素の濃度は1026原子/m3以上102
7原子/m3以下であることを特徴とする半導体装置。 - 【請求項６】半導体基板と、前記半導体基板の一主面側
に形成されたIII族元素の不純物を有する領域と、前記
領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜に
積層して形成されたゲート電極と、前記ゲート電極に対
応してＶ族元素の不純物を含むソース或はドレインを有
し、前記ソース或はドレインは、Ｖ族の第一の元素とＶ
族の第二の元素とを備え、前記第一の元素と前記第二の
元素の一方が前記半導体基板を構成する主構成元素より
原子半径が大きく他方が前記主構成元素より原子半径が
小さい元素であり、前記第一の元素の濃度が最も高くな
る領域の前記シリコン基板表面からの深さは、前記第二
の元素の濃度が1026原子/m3以上になる領域の前記シリ
コン基板表面からの深さ以下になるよう形成され、前記
第一の元素は前記第二の元素より軽いことを特徴とする
半導体装置。 - 【請求項７】半導体基板と、前記半導体基板の一主面側
に形成されたIII族元素の不純物を有するｐウエル領域
と、前記領域の上に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜の上に形成されたゲート電極と、前記ゲート
電極に対応して形成されるＶ族元素の不純物を含むソー
ス或はドレインと、を有し、前記ソース或はドレイン
は、リンを有するＶ族の第一の元素とひ素或はアンチモ
ンを有するＶ族の第二の元素とを備え、前記ソース或は
ドレインを横切る断面上には、前記Ｖ族の第一の元素を
有する第一の領域が形成され、前記第一の領域の外側に
前記Ｖ族の第二の元素を有する第二領域が形成され、前
記第二の領域の外側に前記ｐウエル領域が形成されるよ
うに配置されることを特徴とする半導体装置。 - 【請求項８】請求項７において、前記第一の領域は1026
原子/m3以上の濃度を有する前記Ｖ族の第一の元素を有
し、前記第二の領域は1026原子/m3以上の濃度を有する
前記Ｖ族の第二の元素を有し、前記ｐウエル領域は1026
原子/m3より小さい濃度を有することを特徴とする半導
体装置。 - 【請求項９】請求項７において、前記第二の領域と前記
ｐウエル領域との間に1026原子/m3より小さいの濃度を
有する前記Ｖ族の第一の元素を有する領域を有すること
を特徴とする半導体装置。 - 【請求項１０】半導体基板と、前記半導体基板の一主面
側に形成されたIII族元素の不純物を有するｐウエル領
域と、前記領域の上に形成されたゲート絶縁膜と、前記
ゲート絶縁膜の上に形成されたゲート電極と、前記ゲー
ト電極に対応して形成されるＶ族元素の不純物を含むソ
ース或はドレインと、を有し、前記ソース或はドレイン
に、リンを有するＶ族の第一の元素とひ素或はアンチモ
ンを有するＶ族の第二の元素と、を備える複数のトラン
ジスタ回路を備え、第一の前記トランジスタ回路は、前
記ゲート電極は、前記ゲート絶縁膜の上に形成される第
一電極層と、前記第一の電極層の上に絶縁層を介して、
配線に連絡する第二の電極層を備え前記ソース或はドレ
インは、リンを有するＶ族の第一の元素とひ素或はアン
チモンを有するＶ族の第二の元素とを備え、前記ソース
或はドレインを横切る断面上には、前記Ｖ族の第一の元
素を有する第一の領域が形成され、前記第一の領域の外
側に前記Ｖ族の第二の元素を有する第二領域が形成さ
れ、前記第二の領域の外側に前記ｐウエル領域が形成さ
れ、第二の前記トランジスタ回路は、前記ゲート電極
は、前記ゲート絶縁膜の上に形成され、配線に連絡する
第一の電極層を備え、前記ソース或はドレインは、リン
を有するＶ族の第一の元素とひ素或はアンチモンを有す
るＶ族の第二の元素とを備え、前記ソース或はドレイン
を横切る断面上には、前記Ｖ族の第一の元素を有する第
一の領域が形成され、前記第一の領域の外側に前記Ｖ族
の第二の元素を有する第二領域が形成され、前記第二の
領域の外側に前記ｐウエル領域が形成され、前記第二の
領域と前記ｐウエル領域との間に前記Ｖ族の第一の元素
を有する領域を有することを特徴とする半導体装置。 - 【請求項１１】シリコン基板に前記シリコン基板の一主
面側に形成されたIII族元素の不純物を有する領域にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜にゲー
ト電極を積層して形成する工程と、前記ゲート電極に対
応してＶ族元素の不純物を含むソース或はドレインを形
成する工程とを有し、前記ソース或はドレインを形成す
る工程は、Ｖ族の第一の元素と前記第一の元素より重い
Ｖ族の第二の元素とを用い、前記第一の元素と前記第二
の元素の一方が前記半導体基板を構成する主構成元素よ
り原子半径が大きく他方が前記主構成元素より原子半径
が小さい元素であり、前記第一の元素の濃度が最も高く
なる前記シリコン基板表面からの深さは、前記第二の元
素の濃度が最も高くなる前記シリコン基板表面からの深
さ以下になるよう形成される工程を含むこととを特徴と
する半導体装置の製造方法。 - 【請求項１２】請求項１１の半導体製造方法において、
前記第二の元素の濃度が最も高くなる領域の前記シリコ
ン基板からの深さは３５ｎｍ以下であることを特徴とす
る半導体装置の製造方法。 - 【請求項１３】請求項１１の半導体製造方法において、
前記第一の元素及び第二の元素の濃度が最も高くなる領
域の前記元素の濃度は1026原子/m3以上1027原子/m3以下
であることを特徴とする半導体装置の製造方法。 - 【請求項１４】請求項１１の半導体製造方法において、
前記第一の元素がリンであり、第二の元素がひ素である
場合は、前記リンをイオン注入する際の打込みエネルギ
ーが、前記ひ素をイオン注入する際の打込みエネルギー
の0.45倍以下であり、前記第二の元素がアンチモンであ
る場合は、前記リンをイオン注入する際の打込みエネル
ギーが、前記アンチモンをイオン注入する際の打込みエ
ネルギーの0.5倍以下にすることを特徴とする半導体装
置の製造方法。 - 【請求項１５】シリコン基板に前記シリコン基板の一主
面側に形成されたIII族元素の不純物を有するＰウエル
を形成する工程と、前記Ｐウエルにゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の上にゲート電極を形成
する工程と、前記ゲート電極に対応してＶ族元素の不純
物を含むソース或はドレインを形成する工程を有し、少
なくとも前記ソース或はドレインを形成する工程は、リ
ンよりなる第一の元素と少なくともひ素或はアンチモン
よりなる第二の元素とを用い、前記第二の元素を導入す
る工程とその後に前記第一の元素を導入する工程を備
え、前記第一の元素の濃度が最も高くなる領域の前記シ
リコン基板表面からの深さを、前記第二の元素の濃度が
最も高くなる領域の前記シリコン基板表面からの深さ以
下になるよう形成し、前記第二の元素の濃度が最も高く
なる領域を前記シリコン基板からの３５ｎｍ以下の深さ
に形成し、前記第一の元素及び第二の元素の濃度が最も
高くなる領域の前記元素の濃度は1026原子/m3以上1027
原子/m3以下になるよう形成することを特徴とする半導
体装置の製造方法。 - 【請求項１６】半導体基板に前記半導体基板の一主面側
に形成されたIII族元素の不純物を有するｐウエル領域
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の
上にゲート電極を形成する工程と、前記ゲート電極に対
応してＶ族元素の不純物を含むソース或はドレインを形
成する工程とを有し、前記ソース或はドレインを形成す
る工程は、リンを有するＶ族の第一の元素とひ素或はア
ンチモンを有するＶ族の第二の元素とを用い、前記第二
の元素を前記基板に導入する第二元素導入工程と、前記
第二元素導入工程の後に前記第一の元素を前記基板に導
入する第一元素導入工程を有し、前記第一元素導入工程
では前記第二元素導入に用いたマスクを用いて前記元素
の導入することを特徴とする半導体装置の製造方法。 - 【請求項１７】半導体基板に前記半導体基板の一主面側
に形成されたIII族元素の不純物を有するｐウエル領域
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の
上にゲート電極を形成する工程と、前記ゲート電極に対
応してＶ族元素の不純物を含むソース或はドレインを形
成する工程とを有し、前記ゲート電極をマスクとしてリ
ンを有するＶ族の第一の元素を前記基板に導入する工程
と、前記ゲート電極の側壁に絶縁膜を堆積する工程と、
前記側壁の絶縁膜をマスクとして、ひ素或はアンチモン
を有するＶ族の第二の元素を前記基板に導入する第二元
素導入工程と前記第二元素導入工程の後に前記第一の元
素を前記基板に導入する第一元素導入工程とを有するこ
とを特徴とする半導体装置の製造方法。
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