KR100626293B1 - 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체장치 및 그 제조 방법에 관한 것으로서 실리콘 기판과 상기 실리콘 기판의 1주면측에 형성된 게이트 절연막과 상기 게이트 절연막에 적층하여형성된 게이트 전극과 비소 및 인을 함유하는 확산층을 구비하고 비소의 최고 농도부의 농도와 인의 최고 농도부의 농도가 모두 1026원자/㎥ 이상 1027원자/㎥ 이하이고, 또한 인의 최고 농도부의 상기 실리콘 기판 표면으로부터의 깊이가 비소의 최고 농도부의 깊이 이하가 되도록 하여 신뢰성의 높은 반도체장치를 제공하는 것에 있다. 또, 본 발명의 제 ２의 목적은 수율 높은 반도체장치를 제공하는 것에 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDOCTOR DEVICE AND THE MANUFACTURING METHOD}
본 발명은 고신뢰성의 반도체장치에 관한 것이다.
반도체장치를 제조하는 공정에 있어서는 실리콘 기판의 전기 저항을 저감 하기 위해서 실리콘 기판에 불순물을 주입해 열처리를 실시할 필요가 있다. 이 때, 실리콘 기판내에 전위 등의 결정 결함이 발생하는 경우가 있다. 이러한 문제를 해결하는 수단으로서 예를 들면 공개특허공보 일본국 특개평 3-139827호나 일본국 특개평3-184346호에 나타나 있는 바와 같이 원자반경이 큰 비소와 원자반경이 작은 인을 함께 주입하는 것에 의해 비소만 혹은 인만을 주입하는 경우보다 폐해를 저감 할 방법이 제안되고 있다.
그러나, 구조의 복잡화 ·극미세화가 진행하여 확산층이 얕아지면 불순물 도입에 수반하는 전위 등이 발생하면 그것이 전기적 특성에 미치는 영향이 커져온다.
거기서, 본 발명은 상기 과제를 해결하여 신뢰성이 높은 반도체장치 및 그 반도체장치의 제조 방법을 제공하는 것에 있다.
발명자들은 결함 발생에 의한 전기적 특성에의 영향을 억제하는 수단을 얻기 위하여 세밀하게 연구한 결과 본원 발명의 과제를 해결하기 위하여 아래와 같은 구성을 갖춘 반도체장치 혹은 그 제조 방법을 이용하는 것이 바람직한 것을 찾아냈다. 이것에 의해, 신뢰성이 높은 반도체장치 및 제품 비율이 높은 반도체장치의 제조 방법을 제공하는 것이다.
(1) 반도체 기판과 상기 실리콘 기판의 1주면측에 형성된 게이트절연막과 상기 게이트 절연막에 적층해 형성된 게이트 전극과 제 1의 원소인 인 및 제 ２의 원소인 비소를 함유하는 확산층을 갖추고 제 1의 원소의 최고 농도부의 상기 반도체 기판 표면으로부터의 깊이가 제 ２의 원소의 최고 농도부의 깊이 이하에 있다. 상기 제 ２의 원소는 안티몬을 이용하는 것도 생각할 수 있다. 제 1의 원소보다 무거운 원소를 제 ２ 원소로서 선택한다. 또는, 제 1의 원소보다 확산 계수가 큰 원소를 제 ２ 원소로서 선택하는 것이 바람직하다. 또, 제 1의 원소와 제 ２의 원소는 반도체 기판의 주구성 원소(예를 들면, 실리콘 기판에 있어서의 실리콘)로부터 한쪽은 원자반경이 크고, 다른 한쪽은 작다.
구체적인 구성의 예로서는 반도체 기판과 상기 반도체 기판의 1주면측에 형성된 Ⅲ족 원소의 불순물을 가지는 영역과 상기 영역에 형성된 게이트 절연막과 : 상기 게이트 절연막에 적층해 형성된 게이트 전극과 : 상기 게이트 전극에 대응해 상기 P웰에 형성된 V족 원소의 불순물을 포함한 소스 혹은 드레인을 가지면, 상기 소스 혹은 드레인은 V족의 제 1의 원소와 V족의 제 ２의 원소를 갖추고 상기 제 1의 원소와 상기 제 ２의 원소의 한쪽이 상기 반도체 기판을 구성하는 주구성 원소보다 원자반경이 크고 다른 한쪽이 상기 주구성 원소보다 원자반경이 작은 원소이 고, 상기 제 1의 원소의 농도가 가장 높아지는 상기 실리콘 기판 표면으로부터의 깊이는, 상기 제 ２의 원소의 농도가 가장 높아지는 상기 실리콘 기판 표면으로부터의 깊이 이하가 되도록 형성되고 상기 제 1의 원소는 상기 제 ２의 원소보다 가벼운 것이 가능하다.
또한, 상기 제 1의 원소의 농도가 가장 높아지는 영역의 상기 실리콘 기판 표면으로부터의 깊이는, 상기 제 ２의 원소의 농도가 1026 원자/㎥이상이 되는 영역의 상기 실리콘 기판 표면으로부터의 깊이 이하가 되도록 하는 것도 생각할 수 있다. 혹은, 상기 제 1의 원소의 농도가 1026 원자/㎥이상이 되는 영역의 상기 실리콘 기판 표면으로부터의 깊이는, 상기 제 ２의 원소의 농도가 1026 원자/㎥이상이 되는 영역의 상기 실리콘 기판 표면으로부터의 깊이 이하가 되도록 하는 것도 생각할 수 있다.
(2) 또한, 상기(1)에 부가하여 제 ２의 원소의 최고 농도부의 상기 반도체 기판 표면으로부터의 깊이가 35 nm이하이다.
(3) 또는, 혹은 상기(1) 혹은 (2)에 부가하여 제 1의 원소의 최고 농도부의 농도와 제 ２의 원소의 최고 농도부의 농도가 모두 1026 원자/㎥ 이상 1027 원자/㎥이하이다. (2)와 같은 얕은 확산층 영역 등을 형성할 때에 전기 저항을 낮게 하기 위해서 불순물 농도를 1026원자/㎥ ~ 1027원자/㎥ 에까지 높이는 것이 바람직하다.
(4) 또는, 혹은 상기(1)로부터 (3)이 적어도 어느 쪽인가에 부가하여, 제 1 의 원소인 인을 이온 주입할 때의 삽입 에너지가 제 ２의 원소인 비소를 이온 주입할 때의 삽입 에너지의 0.45배 이하로 한다. 또한, 비소를 이온 주입할 때 삽입 에너지가 8×10-15J이하이다. 덧붙여 상기 제 ２의 원소가 안티몬의 경우는 인을 이온 주입할 때의 삽입 에너지가 안티몬을 이온 주입할 때의 삽입 에너지의 0.5배 이하로 한다. 또, 안티몬을 이온 주입할 때의 삽입 에너지가 7×10-15 J이하로 한다.
(5) 또, 상기 (1)에서 (4)가 적어도 어느 쪽인가에 부가하여, 상기 제 ２의 원소가 주입된 후에 상기 제 1의 원소가 주입되는 공정을 가진다.
(6) 또, 상기(1)에서 (5)가 적어도 어느 쪽에 부가하여, 상기 제 ２의 원소를 가지는 영역의 상기 기판면에 따른 방향의 폭은 상기 제 1의 원소를 가지는 영역의 상기 기판면을 따른 방향의 폭보다 넓은 것을 특징으로 한다. 상기 영역은, 예를 들면, 실질적으로 상기 제 1의 원소 혹은 제 ２의 원소를 가지는 영역에 의해 규정할 수가 있다. 일례로서는, 상기 제 1의 원소의 최고 농도 심도 이하의 얕은 깊이의 영역에 있어서, 상기 제 1의 원소의 고농도 영역에서 끼워지는 영역보다 상기 제 ２의 원소의 고농도 영역에서 끼워지는 영역의 폭을 비교할 수 있다. 그 깊이는 개별장치에 있어서 고려할 수가 있지만 일례로서는, 상기 기판 표면으로부터 5 nm 깊이의 영역에 있어서 비교할 수 있다.
(7) 또한, 반도체 기판과 상기 반도체 기판의 1주면측에 형성된 Ⅲ족 원소의 불순물을 가지는 p웰 영역과 상기 영역 상에 형성된 게이트 절연막과 상기 게이트 절연막 위에 형성된 게이트 전극과 상기 게이트 전극에 대응해 형성되는 V족 원소 의 불순물을 포함한 소스 혹은 드레인을 가지며, 상기 소스 혹은 드레인은 인을 가지는 V족의 제 1의 원소와 비소 혹은 안티몬을 가지는 V족의 제 ２의 원소를 갖추고, 상기 소스 혹은 드레인을 횡단하는 단면상에는 상기 V족의 제 1의 원소를 가지는 제 1의 영역이 형성되고 상기 제 1의 영역의 외측에 상기 V족의 제 ２의 원소를 가지는 제 ２ 영역이 형성되고 상기 제 ２의 영역의 외측에 상기 p웰 영역이 형성되도록 배치되는 것을 특징으로 하는 반도체장치이다.
(8) 또한 (7)에 있어서, 상기 제 1의 영역은 1026 원자/㎥ 이상의 농도를 가지는 상기 V족의 제 1의 원소를 가지며, 상기 제 ２의 영역은 1026원자/㎥ 이상의 농도를 가지는 상기 V족의 제 ２의 원소를 갖고, 상기 p웰 영역은 1026원자/㎥ 보다 작은 농도를 가지는 것을 특징으로 하는 것이다.
(9)또는 (7)에 있어서 상기 제 ２의 영역과 상기 p웰 영역의 사이에 1026 원자/㎥ 보다 작은 농도를 가지는 상기 V족의 제 1의 원소를 가지는 영역을 가지는 것을 특징으로 하는 것이다.
(10) 상기 p웰 영역에 게이트 절연막을 형성하는 공정과 상기 게이트 전극을 형성하는 공정과 상기 소스 혹은 드레인을 형성하는 공정을 가지며, 상기 소스 혹은 드레인을 형성하는 공정은 인을 가지는 V족의 제 1의 원소와 비소 혹은 안티몬을 가지는 V족의 제 ２의 원소를 이용해 상기 제 ２의 원소를 상기 기판에 도입하는 제 ２ 원소 도입 공정과 상기 제 ２ 원소 도입 공정 뒤에 상기 제 1의 원소를 상기 기판에 도입하는 제 1 원소 도입 공정을 가지며, 상기 제 1 원소 도입 공정에서는 상기 제 ２ 원소 도입에 이용한 마스크를 이용해 상기 원소를 도입하는 것을 특징으로 하는 반도체장치의 제조 방법이다.
(11) 또는, 상기 p웰 영역에 게이트 절연막을 형성하는 공정과 상기 게이트전극을 형성하는 공정과 상기 소스 혹은 드레인을 형성하는 공정을 가지며, 상기 게이트 전극을 마스크로서 인을 가지는 V족의 제 1의 원소를 상기 기판에 도입하는 공정과 상기 게이트 전극의 측벽에 절연막을 퇴적하는 공정과 상기 측벽의 절연막을 마스크로서 비소 혹은 안티몬을 가지는 V족의 제 ２의 원소를 상기 기판에 도입하는 제 ２ 원소 도입 공정과 상기 제 ２ 원소 도입 공정 후에 상기 제 1의 원소를 상기 기판에 도입하는 제 1 원소 도입 공정을 가지는 것을 특징으로 하는 반도체장치의 제조 방법이다.
(12) 반도체 기판에 상기 p웰 영역과 상기 게이트 절연막과 상기 게이트 전극과 상기 소스 혹은 드레인을 가지며, 상기 소스 혹은 드레인에 인을 가지는 V족의 제 1의 원소 와 비소 혹은 안티몬을 가지는 V족의 제 ２의 원소를 갖추는 복수의 트랜지스터 회로를 구비하고,
제 1의 상기 트랜지스터 회로는 상기 게이트 전극은 상기 게이트 절연막 위에 형성되는 제 1 전극층과 상기 제 1의 전극층 위에 절연층을 개재하여 배선에 연결하는 제 ２의 전극층을 갖추고, 상기 소스 혹은 드레인은 인을 가지는 V족의 제 1의 원소 비소 혹은 안티몬을 가지는 V족의 제 ２의 원소를 갖추고 상기 소스 혹은 드레인을 횡단하는 단면상에는 상기 V족의 제 1의 원소를 가지는 제 1의 영역이 형 성되고 상기 제 1의 영역의 외측인 상기 V족의 제 ２의 원소를 가지는 제 2 영역이 형성되고, 상기 제 ２의 영역의 외측에 상기 p웰 영역이 형성되고 제 ２의 상기 트랜지스터 회로는 상기 게이트 전극은 상기 게이트 절연막 위에 형성되어 배선에 연결하는 제 1의 전극층을 갖추고 상기 소스 혹은 드레인은 인을 가지는 V족의 제 1의 원소 비소 혹은 안티몬을 가지는 V족의 제 ２의 원소를 갖추고 상기 소스 혹은 드레인을 횡단하는 단면상에는 상기 V족의 제 1의 원소를 가지는 제 1의 영역이 형성되고 상기 제 1의 영역의 외측에 상기 V족의 제 ２의 원소를 가지는 제 2 영역이 형성되고 상기 제 ２의 영역의 외측에 상기 p웰 영역이 형성되고 상기 제 ２의 영역과 상기 p웰 영역의 사이에 상기 V족의 제 1의 원소를 가지는 영역을 가진다.
도 1는 본 발명에 있어서의 제 1의 실시예인 반도체장치와 그 제조 방법을 설명하기 위한 단면도이다.
도 2는 결정 결함이 발생하기 쉬운 제조 방법을 설명하기 위한 단면도이다.
도 3은 결정 결함이 발생하기 쉬운 불순물 농도 분포를 설명하기 위한 그래프이다.
도 4는 본 발명과 관련되는 결정 결함이 발생 하기 어려운 비소 농도 분포와 인 농도 분포의 예를 설명하기 위한 그래프이다.
도 5는 본 발명에 관계되는 결정 결함이 발생 하기 어려운 비소 농도 분포와 인 농도 분포의 다른 예를 설명 하기 위한 그래프이다.
도 6은 비소 농도 분포와 인 농도 분포의 비교예를 설명하기 위한 그래프이 다.
도 7는 본 발명과 관련되는 결정 결함이 발생 하기 어려운 안티몬 농도 분포와 인 농도 분포의 예를 설명하기 위한 그래프이다.
도 8은 본 발명과 관련되는 결정 결함이 발생 하기 어려운 안티몬 농도 분포와 인 농도 분포의 다른 예를 설명하기 위한 그래프이다.
도 9는 본 발명과 관련되는 삽입에너지와 최고 농도부의 깊이 관계를 나타낸 도이다.
도 10은 본 발명에 있어서의 제 ２의 실시예인 반도체장치와 그 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 발명에 있어서의 제 ３ 실시예인 반도체장치로서의 SRAM의 주요부의 단면도이다.
도 12는 본 발명에 있어서의 제 ３ 실시예인 반도체장치로서의 SRAM의 주요부의 평면도이다.
도 13은 본 발명에 있어서의 제 ４ 실시예인 반도체장치로서의 플래쉬 메모리의 주요부의 단면도이다.
도 14는 본 발명에 있어서의 제 ４ 실시예인 반도체장치로서의 플래쉬 메모리의 주요부의 평면도이다.
이하, 본 발명의 실시 형태를 도에 나타낸 실시예에 의해 상세하게 설명한다.
우선, 본 발명에 있어서의 제 1의 실시예인 반도체장치와 그 제조 방법을 도 1a~e로 나타낸다. 본 실시예에서는, 우선, 도 1a에 나타나는 바와 같이 실리콘 기판(1) 상에 소자 분리막(2), 게이트 절연막(3), 제 1 게이트 전극(4), 제 2 게이트 전극(5)을 형성한다. 본 도면은 Ⅲ족 원소의 불순물이 확산된 p형 반도체 혹은 p웰 부분을 확대한 것이다.
다음에 도 1b에 나타나는 바와 같이, 예를 들면 제 2 게이트 전극(5)을 마스크로서 불순물을 이온 주입해 확산층(6, 7)을 형성한다. 여기서, 확산층(6, 7)의 부분에 나타낸 파선은 불순물의 최고 농도부를 나타낸다. 또, 이 예에서는 확산층 6은 소스에 대응하고 7은 드레인에 대응한다. 다음 공정으로서 확산층(6, 7)의 원자 배열을 보다 규칙적으로 하기 위해서, 예를 들면 800℃ 이상의 열처리를 실시한다. 이 열처리 뿐아니라 후 공정에서도 열처리를 실시하므로 불순물 농도 분포가 열처리로 크게 변화하지 않도록 하기 위해서, 확산층(6, 7)의 불순물로서는 질량이 무거운 비소나 안티몬을 사용한다. 또는, 확산 계수의 관점으로부터 확산 계수가 작은 동원소를 이용한다. 게이트의 횡방향의 길이가 130 nm 이하의 디바이스에서는 전기저항을 낮게 유지하기 위하여 확산층(6, 7)의 최고 농도부의 불순물 농도로서 1026 원자/㎥ ~ 1027 원자/㎥ 인 것이 바람직하다. 덧붙여 1027 원자/㎥를 넘는 농도가 되면 결정 결함의 발생은 쉽게 억제하기 어려워지므로 상한으로서는 1027 원자/㎥인 것이 고려된다.
다음 공정으로서는 도 1c에 나타나는 바와 같이 절연막측벽(8, 9)과 절연막 (10)을 성막하고 또한 절연막(10)을 에칭 하는 것에 의해 콘택트 구멍(11)을 형성한다. 다음에, 전기 저항을 한층 더 저감 하기 위해서, 도 1d에 나타내는 바와 같이 불순물을 이온 주입해 확산층(106, 107)을 형성한다. 이 후, 도 1e에 나타나는 바와 같이 콘택트 구멍에 플러그(12)를 형성해 접속하는 배선층(13)과 절연막층 (14)을 형성한다. 덧붙여 플러그(12) 아래에는 콘택트 저항을 저감하기 위해서, 예를 들면 실리사이드막을 형성해도 좋다. 또, 도시는 하지 않지만 이 위에 절연층, 플러그, 배선층을 형성하는 다층 배선 형성 공정이 계속되어도 좋고 배선층이나 플러그에는 배리어층이나 접착층을 접촉해 형성해도 좋다. 도 1d, 도 1e에 있어서, 확산층(106, 107)의 부분에 나타난 실선은 불순물의 최고 농도부를 나타낸다. 이 후, 확산층(106, 107)의 원자 배열을 보다 규칙적으로 하기 위한, 예를 들면 800℃이상의 열처리를 실시한다. 상기 한 바와 같이 확산층(6, 7)의 최고 농도부의 불순물 농도로서 1026 원자/㎥ ~ 1027 원자/㎥가 필요하므로 결정 결함이 발생하기 쉬워진다. 거기서 결정 결함 발생을 억제하기 위해서 확산층(106, 107)의 불순물로서는 인을 이용하는 것이 효과적이다. 이것은, 확산층(6, 7)의 불순물로서 이용한 비소 나 안티몬보다 질량이 작다. 또한 확산 계수가 크다.
또, 확산층(6, 7)의 불순물로서 이용한 비소나 안티몬의 원자반경이 실리콘보다 크고 압축 응력이 발생하므로 확산층(106, 107)에는 원자반경이 실리콘보다 작은 인을 이용하는 것으로 이 압축 응력을 저감하기 것이다. 이 응력 저감의 효과를 도출해내기 위해서는 인의 최고 농도부의 농도로 하여도 비소나 안티몬과 동일 하게 1026원자/㎥~1027원자/㎥가 높은 농도로 하는 것이 바람직하다. 또, 결정 결함의 발생을 억제하기 위해서는 인의 최고 농도부의 실리콘 기판 표면으로부터의 깊이가 비소의 최고 농도부의 깊이 이하인 것이 필요하다. 이 이유는, 비소나 안티몬의 최고 농도부에서는 큰 압축 응력이 발생하고 있고 이 부분을 고농도의 인이 통과하면 통과할 때 주어지는 에너지(데미지)에 의해 전위라고 하는 열처리에서는 소실하기 어려운 결함이 발생해 버리기 때문에 있다. 또, 주입 순서는 비소 또는 안티몬을 주입 후에 인을 주입하는 공정을 가지는 것이 바람직하다. 이 상태를 도 2에 나타낸다. 도 2에서는, 도 1d와 달리 확산층(106, 107)에 있어서의 인의 최고 농도부를 나타내는 실선이 확산층(6, 7)에 있어서의 비소 또는 안티몬의 최고 농도부를 나타내는 파선보다 아래 쪽에 위치하고 있어 고농도의 인이 비소 또는 안티몬의 최고 농도부를 통과한 것을 나타내고 있다. 도 2에는 인이 통과할 때의 에너지에 의해 발생한 전위로 불리는 결정 결함(206, 207)이 점선으로 나타나고 있다. 이 경우, 인이 주로 확산한 영역은 비소 또는 안티몬이 주로 확산한 영역보다 작아져 간다. 또, 이러한 전위의 발생 영역이 기판 표면으로부터 얕은 영역으로 되어 오면 깊은 영역에 전위가 발생하는 경우에 비해 트랜지스터의 전기 특성에의 영향이 크크므로 본 실시예에 나타나는 대책이 중요해진다.
도 2의 경우와 같이 결정 결함이 발생해 버리는 경우의 농도 분포의 분자동역학 해석예를 도 3에 나타낸다. 도 3에 나타난 비소 및 인의 최고 농도부의 깊이는 비소를 이온 주입할 때의 삽입 에너지가 6.4×10-15J이고, 인을 이온 주입할 때 의 삽입 에너지가 4.8 x10-15J인 경우의 값이다. 이 경우에는 인의 최고 농도부의 깊이가 비소의 최고 농도부의 깊이보다 깊고 고농도의 인이 비소의 최고 농도부를 통과해 데미지를 주므로 결정 결함을 억제하는 효과를 얻는 것이 용이하지 않다.
이것에 대해, 비소를 이온 주입할 때의 삽입 에너지를 6.4×10-15J로 한 채로 인의 삽입 에너지를 2.88×10-15 J로 하면 도 4에 나타나는 바와 같이 최고 농도부의 깊이를 같게 할 수 있다. 즉, 인의 삽입 에너지를 비소의 삽입 에너지의 0.45배로 하면 최고 농도부의 깊이를 같이 할 수 있다. 이 경우에는 비소의 최고 농도부를 고농도의 인이 통과하여 에너지(데미지)를 주는 현상을 억제할 수 있어 결정 결함의 발생을 억제할 수 있다. 또, 인의 삽입에너지를 비소의 삽입 에너지의 O.38배로 했을 경우의 농도 분포를 도 5에 나타낸다. 이 경우에는, 인의 최고 농도부의 깊이는 비소의 최고 농도부의 깊이보다 얕아진다. 따라서, 비소의 최고 농도부를 고농도의 인이 통과하여 데미지를 주는 것을 억제할 수 있으므로 결정 결함의 발생을 억제할 수 있다. 그런데, 삽입 에너지의 관계가 도 5와 같은 경우에서도, 인의 농도가 1026원자/㎥ 보다 작아지면 원자반경이 큰 비소가 발생시킨 압축 응력을 원자반경이 작은 인이 저감 하는 효과는 얻기 어려우므로 열처리를 받았을 때에 결정 결함은 발생하기 쉽다. 이에 상당하는 예를 도 6에 나타낸다. 도 6과 같이 인의 최고 농도가 1026 원자/㎥ 보다 작은 경우에는 인의 주입은 결정 결함을 억제하는 효과를 가지지 않는 데다가 전기 저항을 낮게 하는 효과를 충분히 발휘 하기 어렵다.
비소 대신에 안티몬을 이용했을 경우의 예를 도 7에 나타낸다. 도 7은 안티몬을 이온 주입할 때의 삽입에너지가 5.6×10-15J이고, 인을 이온 주입할 때의 삽입 에너지가 2.8×10-15J인 경우의 농도 분포이고, 이 경우에는 안티몬과 인의 최고 농도부의 깊이가 일치한다. 즉, 인의 삽입 에너지를 안티몬의 삽입 에너지의 0.5배로 하면 최고 농도부의 깊이를 같게 할 수 있다. 이 경우에는 안티몬의 최고 농도부를 인이 통과하여 데미지를 주는 현상을 억제할 수 있어 결정 결함의 발생을 억제할 수 있다.
또, 인의 삽입에너지를 안티몬의 삽입에너지의 0.43배로 했을 경우의 농도 분포를 도 8에 나타낸다. 이 경우, 인의 최고 농도부의 깊이는 안티몬의 최고 농도부의 깊이보다 얕아지므로 역시, 안티몬의 최고 농도부를 고농도의 인이 통과하여 데미지를 주는 현상은 일어나지 않는다. 따라서, 결정 결함의 발생은 억제할 수 있다. 그러나, 인의 삽입 에너지를 안티몬의 삽입 에너지의 0.5배보다 크게 하면 인의 최고 농도부의 깊이는 안티몬의 최고 농도부의 깊이보다 깊어지므로 안티몬의 최고 농도부를 고농도의 인이 통과하여 데미지를 주기 때문에 결정 결함의 발생을 억제 하기 어렵다.
덧붙여 상기 불순물은 안티몬을 주입한 후에 인을 주입하는 공정을 가지도록하는 것이 바람직하다.
결정 결함의 발생을 억제하는 효과를 얻기 위해서는 비소나 안티몬의 최고 농도부의 깊이를 35 nm 이하로 하는 것이 바람직하다. 원자반경이 큰 비소나 안테 몬이 봉해짐으로써 발생하는 압축 응력은 최고 농도부의 깊이가 깊을 수록 커지고 35 nm를 넘으면 인을 주입하기 전의 단계에서 결정 결함이 발생해 버린다. 얕은 영역에서 결정 결함이 발생하면 깊은 영역에서 결정 결함이 발생했을 경우에 비해 전기적 특성에의 영향이 커진다. 특히, 상기와 같이 깊게 주입하는 원소인 비소나 안티몬의 최고 농도부가 35 nm 이하가 되도록 얇은 확산층을 가지는 반도체장치에서는 표면 근방에 상기와 같은 불순물 도입에 수반하는 결정 결함이 형성되는 것을 억제하는 것이 전기 특성 저하를 억제하는데 있어서 유효해진다. 또, 예를 들면, 보다 효과적으로는 상기 비소 혹은 안티몬의 농도가 가장 높아지도록 깊이가 25 nm 이하가 되도록 얇은 확산층을 가지는 반도체장치에 적용할 수가 있다.
분자 동역학 해석에서 구해진 삽입 에너지와 최고 농도부의 깊이 관계(도 9)를 이용하면 최고 농도부의 깊이를 35 nm이하로 하기 위해서는 비소의 삽입 에너지를 8×10-15J이하, 안티몬의 삽입에너지를 7 x1O-15 J이하로 하는 것이 바람직하다.
또한, 확산층(6, 7)을 형성하기 위한 이온 주입 후 붕소를 게이트 단부하의 실리콘 기판에 주입하는 공정이 있어도 좋다. 또, 실리콘 기판을 n형이나 p형으로 바꾸는 목적이나 그 외의 목적으로 실시되는 저농도(1026 원자/㎥ 보다 작은 농도)의 이온 주입이 있어도 효과에 영향을 주는 것은 아니다. 이것은, 도 3 ~ 도 7에 나타낸 농도 분포의 최고 농도부 부근의 프로 파일에 큰 영향을 주지 않기 때문이다.
본 발명에 있어서의 제 ２의 실시예인 반도체장치와 그 제조 방법을 도 10a~ 도 10e에 나타낸다. 본 실시예의 제 1의 실시예와의 주된 차이는 확산층(1O6, 107)을 형성하는 공정이 절연막측벽(8, 9)을 형성하기 전에 있는 점이다. 이 경우, 확산층 6, 7 과 106, 107의 형성 공정이 연속적이므로 제조 공정으로서는 단순하다.
본 발명에 있어서의 제 ３실시예인 반도체장치로서 도 11에 SRAM((StaticRandomAccessMemory)의 주요부의 단면도를 나타낸다. 도 11은, 도 12인 나타낸 SRAM의 주요부의 평면도에 있어서 A-B로 절단 한 단면도이다. 본 실시예의 구조는 확산층을 제외해서는 예를 들면 공개특허공보의 일본국 특개평10-79440호의 도 2, 도 3에 나타나고 있는 구조와 같다. 본 실시예의 구조를 도 11을 이용해 간단하게 설명하면 예를 들면 실리콘 기판(301)에 p형 웰(303)이 형성되어 이 위에 게이트 절연막(307)이 형성된다. 이 위에 예를 들면 다결정 실리콘으로 이루어지는 게이트 전극(310a, 310b)이 형성되어 이 게이트 전극을 마스크로서 최고 농도부부근의 프로 파일에 큰 영향을 주지 않는 저농도(1026 원자/㎥ 보다 작은 농도)의 인이 이온 주입되어 확산층(106a, 107a, 188a)이 형성된다. 다음에 절연막측벽 (313)이 형성되고 이 후, 게이트 전극(310a, 310b)과 절연막측벽(313)을 마스크로서 예를 들면 비소가 주입되어 확산층(6, 7, 88)이 형성된다. 다음에, 예를 들면 800℃의 열처리가 실시되고 그 후, 마스크로서는 상기와 모두 동일한 것 즉 게이트 전극(310a, 310b)과 절연막측벽(313)을 이용해 인이 주입되어 확산층(106b, 107b, 188b)이 형성된다. 이 때, 확산층 6, 7, 88 과 106a, 107a, 188a, 106b, 107b, 188b를 형성하는 비소와 인의 최고 농도 삽입에너지는 결정 결함 방지 효과가 있는 제 1의 실시예에서 기술한 범위로 설정한다. 또, 확산층(106a, 107a, 188a) 가운데 어느하나 또는 모두 없어도 효과는 얻을 수 있다. 또, 확산층(106b, 107b, 108b)을 형성하기 전의 열처리는 없어도 효과는 얻을 수 있다. 또, 제 1의 실시예에 기재한 것처럼 확산층(106a, 107a, 188a)에 비소를 이용해 확산층(6, 7, 88)에 인을 이용해 확산층(106b, 107b, 108b)을 형성하지 않는 구조로서도 좋다. 이 경우에도, 비소와 인의 최고 농도, 삽입에너지는 결정 결함 방지 효과가 있는 제 1의 실시예에서 기술한 범위로 설정한다. 확산층(106b, 107b, 188b)이 형성된 후는, 절연층(315)이 형성되어 이것에 형성된 콘택트 구멍(316, 319, 328)에 콘택트 플러그 (322, 336)가 형성된다. 이 위에 배선층(L1, L2, 325, DL1, DL2)과 절연층(323, 337)을 포함한 다층 배선층이 형성된다.
이것에 의해 제 1의 실시예로 설명한 작용 효과에 부가하여 효과적인 얕은 확산층을 형성할 수 있으므로 소자의 미세화를 도모할 수가 있어 SRAM의 고속화를 도모할 수가 있다.
본 발명의 제 ４ 실시예인 반도체장치로서 도 13에 불휘발성 반도체 기억장치의 주요부의 단면도를 나타낸다. 도 13은 도 14에 나타낸 플래쉬 메모리의 주요부의 평면도에 있어서 A-B로 절단 한 단면도이다. 본 실시예의 구조를 도 13을 이용해 간단하게 설명하면 예를 들면 실리콘 기판(401)에 예를 들면 산화 실리콘을 주구성 재료로 하는 절연막(402)이 형성되어 그 위에 예를 들면 다결정 실리콘을 주구성 재료로 하는 전극(403, 404, 405)이 형성된다. 이 위에, 예를 들면 산화 실리콘을 주구성 재료로 하는 절연막(406)과 예를 들면 질화 실리콘을 주구성 재료로 하는 절연막(407)과 예를 들면 산화 실리콘을 주구성 재료로 하는 절연막(408)이 형성된다. 이 위에는 또 예를 들면 다결정 실리콘을 주구성 재료로 하는 전극(409), 워드선(410, 411)이 형성된다. 다음에 전극(409) 워드선(410, 411)을 마스크로서 비소가 이온 주입되어 확산층(412, 413, 414)이 형성된다. 그 후, 마스크로서는 상기와 완전히 같은 것, 즉 전극(409) 워드선(410, 411)을 이용해 인이 주입되어 확산층(415, 416, 417)이 형성된다.
이 위에 예를 들면 산화 실리콘을 주구성 재료로 하는 절연막(418)이 형성되고 또한 이 위에 비트선(419)이 형성된다. 이 때, 확산층(412, 413, 414)과 확산층 (415, 416, 417)을 형성하는 비소와 인의 최고 농도, 삽입에너지는 결정 결함 방지 효과가 있는 제 1의 실시예에서 기술한 범위로 설정한다. 또, 제 1의 실시예로 기재한 것처럼 확산층(415, 416, 417)의 형성은 절연막(418)을 형성한 후도 좋고 이 경우에는 전극(409) 워드선(410, 411) 및 절연막(418)을 마스크로서 확산층(415, 416, 417)을 형성하게 된다.
플래쉬 메모리와 같이 반도체 기판상에 절연층을 개재하여 복수의 전극이 절연층을 사이에 두고 형성되어 있는 형태에서는 복잡한 응력상태 아래에 있는 것이 구상되지만 이와 같이 기판의 실리콘보다 원자반경이 큰 원소와 작은 원소를 함께 구비하고, 먼저 주입한 원소의 최고 농도 영역을 관통한 후 주입한 원소의 최고 농도 영역이 형성되는 것을 억제하여 형성하고 결함의 발생을 방지하는 것으로써, 장치의 신뢰성 향상을 도모할 수가 있다.
또, 플래쉬 메모리를 혼재한 마이크로컴퓨터 등과 같이 플래쉬메모리나, 논 리 등을 가지는 반도체장치에 있어서는 논리를 구성하는 트랜지스터에서는 제 3 실시예의 형태와 같이 게이트 전극을 마스크로서 농도(1026 원자/㎥보다 작은 농도)의 인이 이온 주입하는 공정 후에 고농도의 비소를 주입해, 인을 주입하는 공정을 가지도록 구분하는 것이 바람직하다.
본 발명에 의하면, 신뢰성이 높은 반도체장치 및 그 반도체장치의 제조 방법을 제공할 수 있다.

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  4. 실리콘 기판과, 상기 실리콘 기판의 1주면측에 형성된 Ⅲ족 원소의 불순물을 가지는 영역과 상기 영역에 형성된 게이트 절연막과 상기 게이트 절연막에 적층해 형성된 게이트 전극과 상기 게이트 전극에 대응해 V족 원소의 불순물을 포함한 소스 혹은 드레인을 가지며,
    상기 소스 혹은 드레인은 인을 가지는 제 1의 원소와 비소 혹은 안티몬을 가지는 제 ２의 원소를 갖추고 상기 제 1의 원소의 농도가 가장 높아지는 상기 실리콘 기판 표면으로부터의 깊이는 상기 제 ２의 원소의 농도가 가장 높아지는 상기 실리콘 기판 표면으로부터의 깊이 이하가 되도록 형성되고 상기 제 1의 원소 및 제 ２의 원소의 농도가 가장 높아지는 영역의 상기 원소의 농도는 1026원자/㎥ 이상 1027원자/㎥ 이하인 것을 특징으로 하는 반도체장치.
  5. 실리콘 기판과 상기 실리콘 기판의 1주면측에 형성된 Ⅲ족 원소의 불순물을 가지는 P웰과 상기 P웰에 형성된 게이트 절연막과 상기 게이트 절연막 위에 형성된 게이트 전극과 상기 게이트 전극에 대응해 형성된 V족 원소의 불순물을 포함한 소스 혹은 드레인을 가지며,
    적어도 상기 소스 혹은 드레인은 인에 의해 이루어지는 제 1의 원소와 적어도 비소 혹은 안티몬으로 이루어지는 제 ２의 원소를 갖춘 확산층이 형성되고 상기 제 1의 원소의 농도가 가장 높아지는 영역의 상기 실리콘 기판 표면 무늬의 깊이는 상기 제 ２의 원소의 농도가 가장 높아지는 영역의 상기 실리콘 기판 표면으로부터의 깊이 이하가 되도록 형성되고 상기 제 ２의 원소의 농도가 가장 높아지는 영역의 상기 실리콘 기판으로부터의 깊이는 35 nm 이하이고, 상기 제 1의 원소 및 제 ２의 원소의 농도가 가장 높아지는 영역의 상기 원소의 농도는 1026원자/㎥ 이상 1027원자/㎥ 이하인 것을 특징으로 하는 반도체장치.
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  11. 실리콘 기판에 상기 실리콘 기판의 1주면측에 형성된 Ⅲ족 원소의 불순물을 가지는 영역에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막에 게이트 전극을 적층해 형성하는 공정과,
    상기 게이트 전극에 대응해 V족 원소의 불순물을 포함한 소스 혹은 드레인을 형성하는 공정을 가지며,
    상기 소스 혹은 드레인을 형성하는 공정은 V족의 제 1의 원소와 상기 제 1의 원소보다 무거운 V족의 제 ２의 원소를 이용하고 상기 제 1의 원소와 상기 제 ２의 원소의 한쪽이 상기 반도체 기판을 구성하는 주구성 원소보다 원자반경이 크고 다른쪽이 상기 주구성 원소보다 원자반경이 작은 원소이고, 상기 제 1의 원소의 농도가 가장 높아지는 상기 실리콘 기판 표면으로부터의 깊이는 상기 제 ２의 원소의 농도가 가장 높아지는 상기 실리콘 기판 표면으로부터의 깊이 이하가 되도록 형성되는 공정을 포함하고,
    상기 제 1의 원소 및 제 ２의 원소의 농도가 가장 높아지는 영역의 상기 원소의 농도는 1026 원자/㎥ 이상 1027 원자/㎥ 이하인 것을 특징으로 하는 반도체장치의 제조 방법.
  12. 청구항 11에 있어서,
    상기 제 ２의 원소의 농도가 가장 높아지는 영역의 상기 실리콘 기판으로부터의 깊이는 35 nm 이하인 것을 특징으로 하는 반도체장치의 제조 방법.
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  15. 실리콘 기판에 상기 실리콘 기판의 1주면측에 형성된 Ⅲ족 원소의 불순물을 가지는 P웰을 형성하는 공정과,
    상기 P웰에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극에 대응해 V족 원소의 불순물을 포함한 소스 혹은 드레인을 형성하는 공정을 가지며,
    적어도 상기 소스 혹은 드레인을 형성하는 공정은 인으로 이루어지는 제 1의 원소와 적어도 비소 혹은 안티몬으로 이루어지는 제 ２의 원소를 이용해 상기 제 2 의 원소를 도입하는 공정과 그 후에 상기 제 1의 원소를 도입하는 공정을 구비하고, 상기 제 1의 원소의 농도가 가장 높아지는 영역의 상기 실리콘 기판 표면으로부터의 깊이를 상기 제 ２의 원소의 농도가 가장 높아지는 영역의 상기 실리콘 기판 표면으로부터의 깊이 이하가 되도록 형성하고, 상기 제 ２의 원소의 농도가 가장 높아지는 영역을 상기 실리콘 기판으로부터 35 nm이하의 깊이로 형성하고 상기 제 1의 원소 및 제 ２의 원소의 농도가 가장 높아지는 영역의 상기 원소의 농도는 1026원자/㎥ 이상 1027 원자/㎥ 이하가 되도록 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
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