JP5014118B2 - フラッシュメモリを備える半導体装置の製造方およびフラッシュメモリを備える半導体装置 - Google Patents

Description

本発明は不揮発性メモリ及びその製造方法に関し、特にＯＮＯ（Oxide Nitride Oxide）膜を有する不揮発性メモリ及びその製造方法に関する。

近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のため、メモリセルの微細化を目的とした技術開発が進められている。

不揮発性メモリとしては、フローティングゲートに電荷を蓄積するフローティングゲート型フラッシュメモリが広く用いられてきた。しかし、高記憶密度化実現のためメモリセルの微細化が進行すると、フローティングゲート型フラッシュメモリを設計することが困難となってくる。フローティング型フラッシュメモリのメモリセルの微細化に伴い、トンネル酸化膜の薄膜化が必要である。しかし、トンネル酸化膜の薄膜化により、トンネル酸化膜を流れるリーク電流が増大し、またトンネル酸化膜への欠陥の導入により、フローティングゲートに蓄積された電荷が損失するといった信頼性上の障害が発生するためである。

これを解決するために、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型といったＯＮＯ（Oxide Nitride Oxide）膜を有するフラッシュメモリがある。これは、酸化シリコン膜層に挟まれたトラップ層と呼ばれる窒化シリコン膜層に電荷を蓄積するフラッシュメモリである。このフラッシュメモリは絶縁膜である窒化シリコン膜層に電荷を蓄積するため、トンネル酸化膜に欠陥があっても、フローティングゲート型のように電荷の損失が発生し難い。また、同じメモリセルのトラップ層に多値のビットを記憶させることが可能であり、不揮発性メモリの高記憶容量化に有利である。ＯＮＯ膜を有するフラッシュメモリは例えば特許文献1に記載されている。

従来のＯＮＯ膜を有するフラッシュメモリ (以下、従来技術)について説明する。フラッシュメモリはメモリセル領域と周辺回路領域を有している。図１は従来技術のメモリセル領域の上視図（保護膜３２、配線３４、層間絶縁膜３０、ＯＮＯ膜１６ａは図示していない）、である。図２は図１の拡大図。図３（ａ）は図２のＡ−Ａ´断面図、図３（ｂ）は図２のＢ−Ｂ´断面図である。

図１および図２のように、メモリセル領域には、半導体基板１０ａ内に形成された縦方向に延在するビットラインを兼ねるソース・ドレイン拡散領域１４と、半導体基板上に形成された横方向に延在するワードラインを兼ねる制御ゲート２０aが配置されている。図３のように、ソース・ドレイン拡散領域１４はＰ型シリコン半導体基板１０aへの不純物のイオン注入および熱処理による拡散領域によって形成されており、半導体基板１０ａに埋め込まれている。ＯＮＯ膜１６ａが半導体基板１０a上に形成され、ＯＮＯ膜１６a上に制御ゲート２０ａが形成されている。制御ゲート２０a下であってソース・ドレイン拡散領域１４間の半導体基板１０aがチャネル１５aである。

トランジスタ上に、層間絶縁膜３０としてＢＰＳＧ（Boro Phospho Silicated Glass）等の酸化シリコン膜が形成されている。層間絶縁膜３０上には配線３４が形成され、コンタクトホール４０を介しソース・ドレイン拡散領域１４と接続している。配線３４上には保護膜３２が形成されている。

ＯＮＯ膜１６aは、トンネル酸化膜である酸化シリコン層、トラップ層である窒化シリコン層、トップ酸化膜である酸化シリコン層からなる。データの書き込みは、チャネル１５aに高電界を印加し、ホットエレクトロンをチャネル１５ａ上のトラップ層に注入し蓄積することにより行われる。トラップ層に蓄積された電荷は、トラップ層が酸化シリコン膜に囲まれているため、保持される。データの消去は、チャネル１５ａで発生したホットホールをトラップ層に注入する方法や、トンネン酸化膜にＦ−Ｎ（Fowler-Nordheim）トンネル電流を流す方法がある。

また、特許文献１の図１５のように、電荷の蓄積を、1つのトランジスタにつき２箇所できるため、２値のデータを書き込むことができる。これにより、高記憶容量化を図ることができる。

ソース・ドレイン拡散領域１４はビットラインを兼ねているため、メモリセルの微細化が図れる。しかし、ソース・ドレイン拡散領域１４は拡散領域により形成されているため、金属に比べ抵抗が高い。このため、のビットラインであるソース・ドレイン拡散領域１４のみではデータの書き込み、読み込み特性が悪化してしまう。そこで、図１のように、ワードライン（制御ゲート）２０ａ複数本毎にビットライン・コンタクト領域４２を配置し、ビットライン・コンタクト領域４２にて、ビットラインであるソース・ドレイン拡散領域１４がコンタクトホール４０を介し金属で形成された配線３４に接続している。これにより、ビットラインの抵抗を低くし、データの書き込み、読み込み特性を向上させている。
米国特許第６０１１７２５号明細書

しかしながら、従来技術においては、メモリセルの微細化が困難になるという問題がある。以下説明する。従来技術においては、ソース・ドレイン拡散領域１４を拡散領域により形成している。ソース・ドレイン拡散領域１４はビットラインも兼ねており、ワードラインを兼ねる制御ゲート２０ａの下にも延在させる必要がある。そのため、ソース・ドレイン拡散領域１４は、制御ゲート２０ａの形成前に形成する。ソース・ドレイン拡散領域１４の形成後に、制御ゲート２０ａや配線３４の製造工程の熱処理工程を経ることとなる。このような熱処理工程によりソース・ドレイン拡散領域１４内の不純物が横方向に拡散し、ソース・ドレイン拡散領域１４の幅が広くなる。これにより、チャネル長が狭くなってしまう。チャネル長が狭くなると、ＯＮＯ膜１６ａに電荷を蓄積する十分な領域が確保できない。仮に、これを防ぐため、ソース・ドレイン拡散領域間隔を広くすれば、チャネル長は確保できる。しかし、メモリセルの微細化は困難となる。

一方、ソース・ドレイン拡散領域１４を形成する際の、イオン注入のドーズ量やイオンエネルギーを小さくすることで、不純物の横方向の拡散を抑制でき、チャネル長は広くできる。しかし、ソース・ドレイン拡散領域１４はビットラインも兼ねており、ビットラインの抵抗が高くなってしまう。よって、データの書き込み、読み込み特性を悪化させないため、コンタクトホール４０による配線３４との接続を、頻繁に行う必要がある。これでは、ビットライン・コンタクト領域４２が多く必要になり、メモリセルの微細化が困難となる。

本発明は、ソース・ドレイン拡散領域の横方向の拡散があったとしても、電荷を蓄積できる一定のチャネル長を確保し、メモリセルの微細化が可能な半層体装置とその製造方法を提供することを目的とする。

本発明は、ソース・ドレイン拡散領域を有する半導体基板と、該半導体基板上に形成されたＯＮＯ膜と、該ＯＮＯ膜上に形成された制御ゲートと、を具備し、前記制御ゲートの下であって、前記ソース・ドレイン拡散領域の間に位置する溝部を、前記半導体基板表面に設けた半導体装置である。本発明によれば、チャネルに溝部を形成し、実効的なチャネル長を広くすることにより、ソース・ドレイン拡散領域の横方向の拡散があったとしても、電荷を蓄積できる一定のチャネル長を確保し、メモリセルの微細化が可能な半層体装置を提供することができる。

本発明は、前記溝部は前記ソース・ドレイン拡散領域から分離している半導体装置である。本発明によれば、データの書き込みが容易な半導体装置を提供することができる。

本発明は、前記ソース・ドレイン拡散領域を前記溝部と自己整合的に形成した半導体装置である。本発明によれば、溝部をソース・ドレイン拡散領域から確実に分離し、データの書き込みが容易な半導体装置を提供することができる。

本発明は、前記ソース・ドレイン拡散領域がビットラインと共通である半導体装置である。本発明によれば、メモリセルを微細化することができる。

本発明は、前記溝部の表面に前記ＯＮＯ膜が接している半導体装置である。本発明によれば、ＯＮＯ膜に電荷を蓄積できる一定のチャネル長を確保することができる。

本発明は、半導体基板表面に溝部を形成する第１の工程と、前記半導体基板内の前記溝部の両側にソース・ドレイン拡散領域を形成する第２の工程と、前記半導体基板上にＯＮＯ膜を形成する工程と、前記ＯＮＯ膜上に制御ゲートを形成する工程と、を備えた半導体装置の製造方法である。本発明によれば、チャネルに溝部を形成し、実効的なチャネル長を広くすることにより、ソース・ドレイン拡散領域の横方向の拡散があったとしても、電荷を蓄積できる一定のチャネル長を確保し、メモリセルの微細化が可能な半層体装置の製造方法を提供することができる。

本発明は、前記第１の工程が、前記半導体基板表面を熱酸化させることにより熱酸化シリコン膜を形成する第３工程と、前記熱酸化シリコン膜を除去する工程と、を備えた半導体装置の製造方法である。本発明によれば、溝部深さの分布を良くし、トランジスタ特性の分布の少ない半導体装置の製造方法を提供することができる。

本発明は、前記第１の工程の前に、前記半導体基板上に開口部を有する絶縁膜を形成する工程と、前記開口部の側部に側壁を形成する工程と、を備え、前記第３の工程が、前記絶縁膜と前記側壁をマスクに、前記半導体基板表面を熱酸化させることにより熱酸化シリコン膜を形成する工程である半導体装置の製造方法である。本発明によれば、溝部をソース・ドレイン拡散領域から分離し、データの書き込みが容易な半導体装置の製造方法を提供することができる。

本発明は、前記第２の工程が、前記熱酸化シリコン膜および前記側壁をマスクにイオン注入し、前記ソース・ドレイン拡散領域を形成する半導体装置の製造方法である。本発明によれば、溝部をソース・ドレイン拡散領域から確実に分離し、データの書き込みが容易な半導体装置の製造方法を提供することができる。

本発明は、前記絶縁膜が窒化シリコン膜であり、前記側壁が酸化シリコン膜である半導体装置の製造方法である。本発明によれば、絶縁膜を除去する際に、側壁と熱酸化シリコン膜を選択的に残存させることができる。

本発明によれば、チャネルに溝部を形成し、実効的なチャネル長を広くすることにより、ソース・ドレイン拡散領域の横方向の拡散があったとしても、電荷を蓄積できる一定のチャネル長を確保し、メモリセルの微細化が可能な半層体装置とその製造方法を提供することができる。

図1は従来技術のメモリセル領域の上視図（その１）である。 図２は従来技術のメモリセル領域の上視図（その２）である。 図３は従来技術の断面図であり、（ａ）が図２のＡ−Ａ´の断面図、（ｂ）が図２のＢ−Ｂ´の断面図である。 図４は実施例１のメモリセル領域の上視図である。 図５は実施例１の断面図であり、（ａ）が図４のＡ−Ａ´断面図、（ｂ）が図４のＢ−Ｂ´の断面図である。 図６は実施例１の製造工程を示す断面図（その１）であり、（ａ）が図４のＡ−Ａ´に相当する断面図、（ｂ）が図４のＢ−Ｂ´に相当する断面図である。 図７は実施例１の製造工程を示す断面図（その２）であり、（ａ）が図４のＡ−Ａ´に相当する断面図、（ｂ）が図４のＢ−Ｂ´に相当する断面図である。 図８は実施例１の製造工程を示す断面図（その３）であり、（ａ）が図４のＡ−Ａ´に相当する断面図、（ｂ）が図４のＢ−Ｂ´に相当する断面図である。 図９は実施例１の製造工程を示す断面図（その４）であり、（ａ）が図４のＡ−Ａ´に相当する断面図、（ｂ）が図４のＢ−Ｂ´に相当する断面図である。 図１０は実施例１の製造工程を示す断面図（その５）であり、（ａ）が図４のＡ−Ａ´に相当する断面図、（ｂ）が図４のＢ−Ｂ´に相当する断面図である。 図１１は実施例１の製造工程を示す断面図（その６）であり、（ａ）が図４のＡ−Ａ´に相当する断面図、（ｂ）が図４のＢ−Ｂ´に相当する断面図である。 図１２は実施例１の製造工程を示す断面図（その７）であり、（ａ）が図４のＡ−Ａ´に相当する断面図、（ｂ）が図４のＢ−Ｂ´に相当する断面図である。

以下、本発明の実施例を説明する。

図４は実施例１のメモリセル領域の上視図（保護膜３２、配線３４、層間絶縁膜３０、ＯＮＯ膜１６）は図示していない）、図５（ａ）は図４のＡ−Ａ´断面図、図５（ｂ）は図４のＢ−Ｂ´断面図である。図４のように、メモリセル領域には、半導体基板１０内に縦方向に延在するビットラインを兼ねるソース・ドレイン拡散領域１４と、半導体基板上に横方向に延在するワードラインを兼ねる制御ゲート２０が配置されている。また、ソース・ドレイン拡散領域１４の間のチャネル１５領域に、ソース・ドレイン拡散領域１４の延在する方向と同じ方向に延在する溝部１８（図４では破線で示した）が形成されている。

図５のように、ソース・ドレイン拡散領域１４はＰ型シリコン半導体基板１０に埋め込まれている。ＯＮＯ膜１６が半導体基板１０上に形成され、ＯＮＯ膜１６上に制御ゲート２０が形成されている。制御ゲート２０下であってソース・ドレイン拡散領域間の半導体基板１０がチャネル１５である。チャネル１５には溝部１８が形成されている。つまり、溝部１８は、制御ゲート２０下であってソース・ドレイン拡散領域間の半導体基板１０の表面に形成されている。トランジスタ上に、層間絶縁膜３０が形成されている。層間絶縁膜３０上には配線３４が形成され、コンタクトホール４０を介しソース・ドレイン拡散領域１４と接続している。配線３４上には保護膜３２が形成されている。

実施例１においては、溝部１８が形成されることにより、チャネル１５の実効的なチャネル長が広くなる。また、電荷を蓄積できるＯＮＯ膜１６も広くなる。このため、ソース・ドレイン拡散領域の横方向の拡散があったとしても、電荷を蓄積できる一定のチャネル長を確保し、メモリセルの微細化が可能な半層体装置ことができ、メモリセルの微細化が容易となる。

以下、実施例１の製造方法につき説明する。図６から図１２の（ａ）は図４のＡ−Ａ´に相当する断面図、（ｂ）は図４のＢ−Ｂ´に相当する断面図である。図６を参照すると、Ｐ型シリコン半導体基板１０（または、半導体基板内のＰ型領域）上に、熱酸化により酸化シリコン膜２２を形成する。その後、酸化シリコン膜２２上に、絶縁膜２４を例えばＣＶＤ法を用い、例えば１５０ｎｍ厚の窒化シリコン膜を形成する。

図７において、絶縁膜２４の所定の領域を、通常の露光技術、ドライエチイングを用い除去し開口部を形成する。このとき、開口部の幅は，例えば２００ｎｍとする。図８において、全面に，例えば７０ｎｍ厚の酸化シリコン膜を形成し、全面を異方性エッチングすることにより、絶縁膜２４の開口部の側部に例えば幅５０ｎｍの酸化シリコン膜の側壁２６を形成する。全面に形成する酸化シリコン膜の膜厚を変えることにより、側壁２６は所望の幅とすることができる。

図９において、絶縁膜２４と側壁２６をマスクに、半導体基板１０表面を熱酸化し熱酸化シリコン膜２８を形成する。このとき、酸化シリコン膜の厚さを、例えば３００ｎｍとすることにより、半導体基板１０には約１４０ｎｍの溝部１８が形成される。また、溝部１８の幅は、ほぼ相対する側壁２６の間隔となる。例えば、絶縁膜２４の開口部の幅が２００ｎｍ、側壁２６の幅が５０ｎｍの場合、溝部１８の幅は約１００ｎｍとなる。

図１０において、熱燐酸を用い、窒化シリコン膜２４を除去する。このとき、側壁２６は酸化シリコン膜で形成することにより熱燐酸では除去されない。熱酸化シリコン膜２８と側壁２６マスクに、例えば砒素をイオン注入し熱処理することによりソース・ドレイン拡散領域１４を形成する。イオン注入は、例えば１０〜１５ｋｅＶのイオンエネルギー、１×１０^１５ｃｍ^−３のドーズ量で行う。ソース・ドレイン拡散領域１４間の半導体基板１０がチャネル１５となる。

図１１において、熱酸化シリコン膜２８、側壁２６および酸化シリコン膜２２を例えば弗酸により除去する。ソース・ドレイン拡散領域１４間に溝部１８が形成される。溝部１８は、ソース・ドレイン拡散領域１４から、側壁２６の幅程度分離して形成される。その後、ＯＮＯ膜１６として、トンネル酸化膜の酸化シリコン膜を例えば熱酸化またはＣＶＤ法を用い、トラップ層の窒化シリコン膜をＣＶＤ法を用い、トップ酸化膜の酸化シリコン膜を例えば熱酸化またはＣＶＤ法により形成する。トンネル酸化膜、トラップ層、トップ酸化膜の膜厚は、例えば、７ｎｍ、１０ｎｍ、１０ｎｍとする。

図１２において、ＯＮＯ膜１６上に例えば多結晶シリコン膜を形成し、所定領域をエッチングすることにより制御ゲート２０を形成する。多結晶シリコン上をシリサイド化し、制御ゲート２０の低抵抗化を図ることもできる。層間絶縁膜３０をＢＰＳＧ等の酸化シリコン膜で形成し、ビットライン・コンタクト領域４２にコンタクトホール４０を形成する。配線３４を例えばアルミニウムで形成し、保護膜３２を形成する。以上、メモリセル領域の製造工程につき説明したが、同一チップ内に周辺回路領域を形成することによりフラッシュメモリを製造することができる。

溝部１８は、例えばエッチングにより形成することもできる。しかし、溝部１８をエッチングで形成すると、エッチングレートのウェーハ面内分布や再現性により、溝部１８の深さも分布を持ってしまう。溝部１８の深さが異なると、トランジスタのチャネル長が異なることになり、トランジスタの特性も異なる。よって、トランジスタの特性の分布が大きくなってしまう。

実施例１においては、熱酸化シリコン膜２８を形成し、除去することにより、溝部１８を形成している。熱酸化シリコン膜２８の膜厚は温度、酸素分圧および時間で決まる。温度、酸素分圧および時間は制御し易い項目である。よって、熱酸化シリコン膜２８の膜厚は、ウェーハ面内分布および再現性良く形成することができる。溝部１８の深さは熱酸化したシリコン半導体基板１０であるから、溝部１８の深さも、ウェーハ面内分布および再現性良く形成することができる。以上より、トランジスタのチャネル長のウェーハ面内分布および再現性良くすることができ、トランジスタの特性のウェーハ面内分布および再現性良くすることができる。このように、溝部１８は半導体基板１０に熱酸化シリコン膜２８を形成し、除去することにより形成することが好ましい。

熱酸化シリコン膜２８と側壁２６をマスクにイオン注入することによりソース・ドレイン拡散領域１４を形成する工程を行っている。これにより、溝部１８をソース・ドレイン拡散領域１４から、側壁２６の幅程度分離することができる。すなわち、ソース・ドレイン領域１４を溝部１８と自己整合的に形成している。仮に、溝部１８がソース・ドレイン拡散領域１４に接触した場合、チャネル１５からソース・ドレイン拡散領域１４に至る不純物濃度のプロファイルが急峻でなくなる。イオン注入による不純物濃度のプロファイルはイオン注入の方向に垂直方向の方が平行方向より急峻だからである。チャネル１５からソース・ドレイン拡散領域１４に至る不純物濃度のプロファイルが急峻でないと、データ書き込みの際に、チャネル１５のソース・ドレイン拡散領域１４端での電界が小さくなりホットエレクトロンが発生し難くなる。すなわち、データを書き込み難くなってしまう。

実施例１においては、溝部１８とソース・ドレイン拡散領域１４の距離が側壁２６の幅に保てるため、溝部１８とソース・ドレイン拡散領域１４を確実に分離できる。これにより、チャネル１５からソース・ドレイン拡散領域１４に至る不純物濃度のプロファイルを急峻に保つことができる。よって、データ書き込みの際に、チャネル１５のソース・ドレイン拡散領域１４端での電界を大きくし、ホットエレクトロンの発生が容易となる。すなわち、データの書き込みを容易にできる。さらに、ソース・ドレイン拡散領域１４を溝部１８に対し自己整合的に形成しているため、ソース・ドレイン拡散領域１４と溝部１８の距離を精度良く形成することができる。これにより、例えば前述したデ−タの書き込み特性等のトランジスタ特性の分布を小さくすることができる。

実施例１においては、絶縁膜２４を窒化シリコン膜、側壁２６を酸化シリコン膜とすることを例示した。これにより、熱酸化シリコン膜２８を形成した後、絶縁膜２４を除去する際、熱燐酸を用いることにより、酸化シリコン膜２２、側壁２６および熱酸化シリコン膜２８に対し容易に選択的に除去することができる。

以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、MONOS(Metal Oxide Nitride Oxide Silicon)型、またはSONOS(Silicon Oxide Nitride Oxide Silicon)型のフラッシュメモリにも応用することが可能である。また、ＯＮＯ膜のトラップ層は酸化アルミニウム膜その他トラップ層として機能する膜であればよい。

Claims (8)

1. ソース・ドレイン拡散領域を有する半導体基板と、
   該半導体基板上に形成されたＯＮＯ膜と、
   該ＯＮＯ膜上に形成された制御ゲートとを具備し、
   前記制御ゲートの下であって、前記ソース・ドレイン拡散領域の間に位置する溝部が前記半導体基板表面に設けられ、
   前記ＯＮＯ膜は、トンネル酸化膜、トラップ層、およびトップ酸化膜を有しており、前記溝部内、前記溝部と前記ソース・ドレイン拡散領域との間の前記半導体基板上、および前記ソース・ドレイン拡散領域上において連続して延びるように形成されている、フラッシュメモリを備える半導体装置。
2. 前記ソース・ドレイン拡散領域を前記溝部と自己整合的に形成した請求項１に記載のフラッシュメモリを備える半導体装置。
3. 前記ソース・ドレイン拡散領域がビットラインと共通である、請求項１または２項に記載のフラッシュメモリを備える半導体装置。
4. 半導体基板表面に溝部を形成する第１の工程と、
   前記半導体基板内の前記溝部の両側にソース・ドレイン拡散領域を形成する第２の工程と、
   前記溝部内、前記溝部と前記ソース・ドレイン拡散領域との間の前記半導体基板上、および前記ソース・ドレイン拡散領域上において、トンネル酸化膜、トラップ層、およびトップ酸化膜を有しているＯＮＯ膜を連続して延びるように形成する工程と、
   前記ＯＮＯ膜上に制御ゲートを形成する工程とを備えた、フラッシュメモリを備える半導体装置の製造方法。
5. 前記第１の工程が、
   前記半導体基板表面を熱酸化させることにより熱酸化シリコン膜を形成する第３工程と、
   前記熱酸化シリコン膜を除去する工程とを備えた、請求項４に記載のフラッシュメモリを備える半導体装置の製造方法。
6. 前記第１の工程の前に、
   前記半導体基板上に開口部を有する絶縁膜を形成する工程と、
   前記開口部の側部に側壁を形成する工程とを備え、
   前記第３の工程が、前記絶縁膜と前記側壁をマスクに、前記半導体基板表面を熱酸化させることにより熱酸化シリコン膜を形成する工程である、請求項５に記載のフラッシュメモリを備える半導体装置の製造方法。
7. 前記第２の工程が、前記絶縁膜を除去する工程と、前記熱酸化シリコン膜および前記側壁をマスクにイオン注入し、前記ソース・ドレイン拡散領域を形成する工程とを含む、請求項６に記載のフラッシュメモリを備える半導体装置の製造方法。
8. 前記絶縁膜が窒化シリコン膜であり、前記側壁が酸化シリコン膜である、請求項６または７項記載のフラッシュメモリを備える半導体装置の製造方法。

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