JP2847511B2 - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【発明の属する技術分野】本発明は、トランジスタの製
造方法に係るもので、詳しくは、微細線の幅を有した高
集積半導体素子に適合する高架ソース／ドレイン(eleva
ted source/drain) 構造のトランジスタの製造方法に関
する。
造方法に係るもので、詳しくは、微細線の幅を有した高
集積半導体素子に適合する高架ソース／ドレイン(eleva
ted source/drain) 構造のトランジスタの製造方法に関
する。
【従来の技術】従来、高架ソース／ドレイントランジス
タを製造する方法においては、図４（Ａ）に示すよう
に、シリコン基板１０上にゲート絶縁膜１２を形成し、
該ゲート絶縁膜１２上にポリシリコン膜１４を所定厚さ
に蒸着した後、図４（Ｂ）に示すように、前記ゲート絶
縁膜１２表面所定部位が露出するように該ポリシリコン
膜１４を食刻してゲート電極１４’を形成し、該ゲート
電極１４’が包含された前記ゲート絶縁膜１２上に化学
気相蒸着ＣＶＤ法を施して酸化膜の第１絶縁膜１６を蒸
着する。次いで、図５（Ｃ）に示すように、マスクを用
いずに該第１絶縁膜１６をエッチバック(etch-back) し
て前記ゲート電極１４’の側壁に第１絶縁膜側壁スペー
サ１６’を形成し、それをマスクとして下部の前記ゲー
ト絶縁膜１２を食刻し、前記シリコン基板１０表面所定
部位を露出させる。その後、図５（Ｄ）に示すように、
前記露出したシリコン基板１０上のみに選択的に半導体
層のエピ層を成長させ、該成長された半導体層内にｎ+
又はｐ+ 不純物をイオン注入してソース／ドレイン１８
を形成する。これにより、トランジスタの製造工程が終
了する。
タを製造する方法においては、図４（Ａ）に示すよう
に、シリコン基板１０上にゲート絶縁膜１２を形成し、
該ゲート絶縁膜１２上にポリシリコン膜１４を所定厚さ
に蒸着した後、図４（Ｂ）に示すように、前記ゲート絶
縁膜１２表面所定部位が露出するように該ポリシリコン
膜１４を食刻してゲート電極１４’を形成し、該ゲート
電極１４’が包含された前記ゲート絶縁膜１２上に化学
気相蒸着ＣＶＤ法を施して酸化膜の第１絶縁膜１６を蒸
着する。次いで、図５（Ｃ）に示すように、マスクを用
いずに該第１絶縁膜１６をエッチバック(etch-back) し
て前記ゲート電極１４’の側壁に第１絶縁膜側壁スペー
サ１６’を形成し、それをマスクとして下部の前記ゲー
ト絶縁膜１２を食刻し、前記シリコン基板１０表面所定
部位を露出させる。その後、図５（Ｄ）に示すように、
前記露出したシリコン基板１０上のみに選択的に半導体
層のエピ層を成長させ、該成長された半導体層内にｎ+
又はｐ+ 不純物をイオン注入してソース／ドレイン１８
を形成する。これにより、トランジスタの製造工程が終
了する。
【発明が解決しようとする課題】然るに、このような従
来のトランジスタの製造方法では、半導体素子の高集積
化に伴い、漸次パターンサイズが小さくなり、ショート
チャンネル効果(short channel effect)が発生するおそ
れがある。本発明はこのような従来の課題に鑑みてなさ
れたもので、ゲートの側面及び下部に長いチャンネルを
形成し、ショートチャンネル効果を抑制し得るトランジ
スタの製造方法を提供することを目的とする。
来のトランジスタの製造方法では、半導体素子の高集積
化に伴い、漸次パターンサイズが小さくなり、ショート
チャンネル効果(short channel effect)が発生するおそ
れがある。本発明はこのような従来の課題に鑑みてなさ
れたもので、ゲートの側面及び下部に長いチャンネルを
形成し、ショートチャンネル効果を抑制し得るトランジ
スタの製造方法を提供することを目的とする。
【課題を解決するための手段】このため、請求項１の発
明にかかるトランジスタの製造方法では、半導体基板上
に第１ゲート絶縁膜を形成し、該第１ゲート絶縁膜上の
ゲート電極形成領域に、順次、ゲート電極、絶縁膜パタ
ーンを形成するゲート電極形成工程と、該ゲート電極及
び絶縁膜パターンの両側面に、側壁スペーサを形成する
側壁スペーサ形成工程と、該側壁スペーサ両側の半導体
基板表面が露出するように第１ゲート絶縁膜を食刻する
第１ゲート絶縁膜食刻工程と、前記半導体基板の表面が
露出した部位に半導体層を形成する半導体層形成工程
と、前記側壁スペーサを除去する側壁スペーサ除去工程
と、該側壁スペーサが除去された部位及び前記半導体層
上に第２ゲート絶縁膜を成長させる第２ゲート絶縁膜形
成工程と、前記半導体層内に不純物をイオン注入してソ
ース／ドレイン領域を形成するソース／ドレイン形成工
程と、を順次行うようにしている。かかる構成によれ
ば、ゲート電極形成工程において、半導体基板上に第１
ゲート絶縁膜が形成され、第１ゲート絶縁膜上のゲート
電極形成領域に、順次、ゲート電極、絶縁膜パターンが
形成され、側壁スペーサ形成工程において、ゲート電極
及び絶縁膜パターンの両方側面に側壁スペーサが形成さ
れ、食刻工程において、側壁スペーサの両方側の半導体
基板表面の所定部位が露出するように第１ゲート絶縁膜
が食刻され、半導体層成長工程において、半導体基板上
に半導体層が形成され、側壁スペーサ除去工程におい
て、側壁スペーサが除去され、第２ゲート絶縁膜形成工
程において、該側壁スペーサが除去された部位及び前記
半導体層上に第２ゲート絶縁膜が形成され、ソース／ド
レイン形成工程において、半導体層内に不純物がイオン
注入されてソース／ドレイン領域が形成される。請求項
２の発明にかかる製造方法では、前記ゲート電極が、タ
ングステンにて形成される。かかる構成によれば、ゲー
ト電極が、耐熱性に優れたタングステン膜を用いて形成
されるため、タングステンの熱酸化時、酸化が抑制され
る。請求項３の発明にかかる製造方法では、前記側壁ス
ペーサ形成工程は、前記絶縁膜パターン及び第１ゲート
絶縁膜上に窒化膜を形成した後、該窒化膜をエッチバッ
クして側壁スペーサを形成する工程である。かかる構成
によれば、側壁スペーサは、窒化膜により形成される。
これにより第１ゲート絶縁膜１０２は酸化膜で形成さ
れ、第１ゲート絶縁膜１０２を食刻するとき、側壁スペ
ーサをマスクとして食刻比が選択されて第１ゲート絶縁
膜１０２が食刻される。請求項４の発明にかかる製造方
法では、前記半導体層形成工程は、エピタキシャル層を
成長させて半導体層を形成する工程である。かかる構成
によれば、エピタキシャル層が成長して半導体層が形成
される。請求項５の発明にかかる製造方法では、前記第
２ゲート絶縁膜形成工程は、熱酸化膜を成長させて第２
ゲート絶縁膜を形成する工程である。かかる構成によれ
ば、熱酸化膜が成長して第２ゲート絶縁膜が形成され
る。請求項６の発明にかかる製造方法では、前記ソース
／ドレイン形成工程は、半導体層（１１４）内に不純物
濃度が低い低濃度イオン注入領域を形成してから、該領
域よりも不純物濃度が高くなるように不純物をイオン注
入する工程である。かかる構成によれば、半導体層内に
低濃度イオン注入領域が形成されてから不純物がイオン
注入されてソース／ドレイン領域が形成される。これに
より、ソース及びドレインのエッジに電界(electrical
field)が集中しなくなり、ホットキャリヤ効果(hot car
rier effect)が改善される。
明にかかるトランジスタの製造方法では、半導体基板上
に第１ゲート絶縁膜を形成し、該第１ゲート絶縁膜上の
ゲート電極形成領域に、順次、ゲート電極、絶縁膜パタ
ーンを形成するゲート電極形成工程と、該ゲート電極及
び絶縁膜パターンの両側面に、側壁スペーサを形成する
側壁スペーサ形成工程と、該側壁スペーサ両側の半導体
基板表面が露出するように第１ゲート絶縁膜を食刻する
第１ゲート絶縁膜食刻工程と、前記半導体基板の表面が
露出した部位に半導体層を形成する半導体層形成工程
と、前記側壁スペーサを除去する側壁スペーサ除去工程
と、該側壁スペーサが除去された部位及び前記半導体層
上に第２ゲート絶縁膜を成長させる第２ゲート絶縁膜形
成工程と、前記半導体層内に不純物をイオン注入してソ
ース／ドレイン領域を形成するソース／ドレイン形成工
程と、を順次行うようにしている。かかる構成によれ
ば、ゲート電極形成工程において、半導体基板上に第１
ゲート絶縁膜が形成され、第１ゲート絶縁膜上のゲート
電極形成領域に、順次、ゲート電極、絶縁膜パターンが
形成され、側壁スペーサ形成工程において、ゲート電極
及び絶縁膜パターンの両方側面に側壁スペーサが形成さ
れ、食刻工程において、側壁スペーサの両方側の半導体
基板表面の所定部位が露出するように第１ゲート絶縁膜
が食刻され、半導体層成長工程において、半導体基板上
に半導体層が形成され、側壁スペーサ除去工程におい
て、側壁スペーサが除去され、第２ゲート絶縁膜形成工
程において、該側壁スペーサが除去された部位及び前記
半導体層上に第２ゲート絶縁膜が形成され、ソース／ド
レイン形成工程において、半導体層内に不純物がイオン
注入されてソース／ドレイン領域が形成される。請求項
２の発明にかかる製造方法では、前記ゲート電極が、タ
ングステンにて形成される。かかる構成によれば、ゲー
ト電極が、耐熱性に優れたタングステン膜を用いて形成
されるため、タングステンの熱酸化時、酸化が抑制され
る。請求項３の発明にかかる製造方法では、前記側壁ス
ペーサ形成工程は、前記絶縁膜パターン及び第１ゲート
絶縁膜上に窒化膜を形成した後、該窒化膜をエッチバッ
クして側壁スペーサを形成する工程である。かかる構成
によれば、側壁スペーサは、窒化膜により形成される。
これにより第１ゲート絶縁膜１０２は酸化膜で形成さ
れ、第１ゲート絶縁膜１０２を食刻するとき、側壁スペ
ーサをマスクとして食刻比が選択されて第１ゲート絶縁
膜１０２が食刻される。請求項４の発明にかかる製造方
法では、前記半導体層形成工程は、エピタキシャル層を
成長させて半導体層を形成する工程である。かかる構成
によれば、エピタキシャル層が成長して半導体層が形成
される。請求項５の発明にかかる製造方法では、前記第
２ゲート絶縁膜形成工程は、熱酸化膜を成長させて第２
ゲート絶縁膜を形成する工程である。かかる構成によれ
ば、熱酸化膜が成長して第２ゲート絶縁膜が形成され
る。請求項６の発明にかかる製造方法では、前記ソース
／ドレイン形成工程は、半導体層（１１４）内に不純物
濃度が低い低濃度イオン注入領域を形成してから、該領
域よりも不純物濃度が高くなるように不純物をイオン注
入する工程である。かかる構成によれば、半導体層内に
低濃度イオン注入領域が形成されてから不純物がイオン
注入されてソース／ドレイン領域が形成される。これに
より、ソース及びドレインのエッジに電界(electrical
field)が集中しなくなり、ホットキャリヤ効果(hot car
rier effect)が改善される。
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図３に基づいて説明する。図２（Ｆ）に示すように、
本実施の形態のトランジスタでは、半導体基板としての
シリコン基板１００上に第１ゲート絶縁膜１０２を介し
てゲート電極１０５が形成され、半導体層１１０が第２
ゲート絶縁膜１１４を介してゲート電極１０５の側面を
囲むようにシリコン基板１００上に形成されている。シ
リコン基板１００、半導体層１１０には、夫々、ＰＭＯ
Ｓトランジスタを形成するときは不純物である燐(phosp
horus)がドーピングされ、ＮＭＯＳトランジスタを形成
するときはボロン(boron) がドーピングされる。また、
シリコン基板１００のドーピング濃度は半導体層１１０
のドーピング濃度よりも高く、そのドーピング濃度は、
ＰＭＯＳ、ＮＭＯＳトランジスタの場合、いずれにして
も以下の通りである。 (1)シリコン基板１００：７Ｅ１６〜７Ｅ１７atom/m3 (2)半導体層１１０ ：５Ｅ１６〜１Ｅ１８atom/m3 ソース／ドレイン１１２は、ゲート電極１０５の両側の
領域に半導体層１１０の表面から所定の深さまで形成さ
れ、第２ゲート絶縁膜１１４はこの半導体層１１０上ま
で形成されている。尚、第１ゲート絶縁膜１０２の膜厚
は、４０〜１２０Åであり、第２ゲート絶縁膜の膜厚
は、４５〜１６０Åである。このように形成されたトラ
ンジスタでは、シリコン基板１００上に半導体層１１０
を介してソース／ドレイン１１２が形成され、ゲート電
極１０５側面に形成された第２ゲート絶縁膜１１４がゲ
ート絶縁膜として作用するため、その結果、ゲート電極
１０５側面及び下部にチャンネルが形成されて同一面積
に対するチャンネル長さが長くなり、ショートチャンネ
ル効果を抑止することができる。また、シリコン基板１
００のドーピング濃度が半導体層１１０のドーピング濃
度よりも高くなっているため、ゲート電極１０５の下部
チャンネルが形成されるシリコン基板１００では、突抜
け(punch through) 電圧が高くなる。尚、図３に示すよ
うに、低濃度イオン注入領域(lightly doped drain reg
ion；ＬＤＤ領域）１１１を形成してもよい。低濃度イ
オン注入領域１１１を形成することにより、ソース及び
ドレインのエッジに電界が集中しなくなり、ホットキャ
リヤ効果を改善することができる。また、低濃度イオン
注入領域１１１を形成しても、シリコン基板１００と半
導体層１１０とのドーピング濃度が異なっているので、
ゲート電極１０５の側面チャンネルが形成される半導体
層１１０側ではチャンネルと低濃度イオン注入領域１１
０とが接する部分における漏洩電流(leakage current）
は減少する。次に、かかるトランジスタの製造方法の実
施形態について説明する。本実施形態においては、図１
（Ａ）に示すように、シリコン基板１００上に第１ゲー
ト絶縁膜１０２を形成し、該第１ゲート絶縁膜１０２上
に、順次、耐熱性に優れたタングステン膜１０４、酸化
膜からなる第１絶縁膜１０６を蒸着する。次いで、感光
膜をマスクとして写真食刻法により、第１絶縁膜１０６
とタングステン膜１０４とを食刻し、ゲート電極を形成
すべき領域に、絶縁膜パターン１０６’及びゲート電極
１０５を形成する。この工程がゲート電極形成工程に相
当する。その後、図１（Ｂ）に示すように、絶縁膜パタ
ーン１０６’及び第１ゲート絶縁膜１０２上に窒化膜１
０８を蒸着する。その後、図１（Ｃ）に示すように、マ
スクを用いずに該窒化膜１０８をエッチバックし、前記
絶縁膜パターン１０６’とゲート電極１０５との両側面
に窒化膜側壁スペーサ１０８’を形成し、この窒化膜側
壁スペーサ１０８’をマスクとして絶縁膜パターン１０
６’及びゲート電極１０５の左右両方側の第１ゲート絶
縁膜１０２を食刻し、シリコン基板１００の表面を露出
させる。この工程が側壁スペーサ形成工程及び第１ゲー
ト絶縁膜食刻工程に相当する。次いで、図２（Ｄ）に示
すように、該露出したシリコン基板１００上にのみ、シ
リコンを選択的に前記ゲート電極１０５と略同じ高さま
でエピタキシャル成長させて半導体層１１０を形成す
る。尚、半導体層１１０は、前述のようにシリコン基板
１００と不純物濃度が異なるように形成される。この工
程が半導体層形成工程に相当する。その後、図２（Ｅ）
に示すように、H3PO4 溶液を用いて窒化膜側壁スペーサ
１０８’を除去する。この工程が側壁スペーサ除去工程
に相当する。次いで、図２（Ｆ）に示すように、加熱炉
(furnace) 内でシリコンを熱酸化し、前記ゲート電極１
０５側面の窒化膜側壁スペーサ１０８’の除去された部
位及び半導体層１１０上に熱酸化膜を成長させて第２ゲ
ート絶縁膜１１４を形成し、前記半導体層１１０内にｎ
+ 又はｐ+ ソース／ドレイン１１２を形成し、トランジ
スタが製造される。この工程が第２ゲート絶縁膜形成工
程及びソース／ドレイン形成工程に相当する。このよう
にしてゲート電極１０５側面に形成された熱酸化膜とし
ての第２ゲート絶縁膜１１４がゲート絶縁膜として作用
し、その結果、ゲート電極１０５側面及び下部にチャン
ネルが形成されて同一面積に対するチャンネル長さが長
く、ショートチャンネル効果を抑止することができるよ
うなトランジスタを形成することができる。且つ、ゲー
ト電極１０５が、耐熱性に優れたタングステン膜を用い
て形成されるため、タングステンの熱酸化時、酸化が抑
制され、ゲート絶縁膜の質を高めることができる。尚、
前述のように低濃度イオン注入領域１１１を形成すると
きは、前記ｎ+ 又はｐ+ 不純物を注入する前に、先ず、
イオン注入エネルギー及び放射線量(dose)を調節してイ
オンを低濃度に注入して、図３に示すような低濃度イオ
ン注入領域１１１を形成し、その後、ソース／ドレイン
１１２を形成する。不純物イオンの注入条件は、以下の
通りである。 (1) ＰＭＯＳトランジスタの場合 (i) 低濃度不純物イオンの注入条件 (a) 注入する不純物イオン：ＢＦ2 (b) エネルギー：３〜３０ＫｅＶ (c) 不純物(dose)：１Ｅ１２〜３Ｅ１３atom/cm2 (ii)高濃度不純物イオンの注入条件 (a) 注入する不純物イオン：ＢＦ2 、ボロン (b) エネルギー：３〜３５ＫｅＶ (c) 不純物：１Ｅ１４〜１Ｅ１６atom/m2 (2) ＮＭＯＳトランジスタの場合 (i) 低濃度不純物イオンの注入条件 (a) 注入する不純物イオン：燐 (b) エネルギー：３〜３０ＫｅＶ (c) 不純物(dose)：１Ｅ１２〜３Ｅ１３atom/cm2 (ii)高濃度不純物イオンの注入条件 (a) 注入する不純物イオン：燐 (b) エネルギー：３〜３５ＫｅＶ (c) 不純物：１Ｅ１２〜３Ｅ１３atom/m2 上述の低濃度イオン注入領域１１１が形成されることに
より、ソース及びドレインのエッジに電界集中がなく、
ホットキャリヤ効果を改善したトランジスタを製造する
ことができる。
〜図３に基づいて説明する。図２（Ｆ）に示すように、
本実施の形態のトランジスタでは、半導体基板としての
シリコン基板１００上に第１ゲート絶縁膜１０２を介し
てゲート電極１０５が形成され、半導体層１１０が第２
ゲート絶縁膜１１４を介してゲート電極１０５の側面を
囲むようにシリコン基板１００上に形成されている。シ
リコン基板１００、半導体層１１０には、夫々、ＰＭＯ
Ｓトランジスタを形成するときは不純物である燐(phosp
horus)がドーピングされ、ＮＭＯＳトランジスタを形成
するときはボロン(boron) がドーピングされる。また、
シリコン基板１００のドーピング濃度は半導体層１１０
のドーピング濃度よりも高く、そのドーピング濃度は、
ＰＭＯＳ、ＮＭＯＳトランジスタの場合、いずれにして
も以下の通りである。 (1)シリコン基板１００：７Ｅ１６〜７Ｅ１７atom/m3 (2)半導体層１１０ ：５Ｅ１６〜１Ｅ１８atom/m3 ソース／ドレイン１１２は、ゲート電極１０５の両側の
領域に半導体層１１０の表面から所定の深さまで形成さ
れ、第２ゲート絶縁膜１１４はこの半導体層１１０上ま
で形成されている。尚、第１ゲート絶縁膜１０２の膜厚
は、４０〜１２０Åであり、第２ゲート絶縁膜の膜厚
は、４５〜１６０Åである。このように形成されたトラ
ンジスタでは、シリコン基板１００上に半導体層１１０
を介してソース／ドレイン１１２が形成され、ゲート電
極１０５側面に形成された第２ゲート絶縁膜１１４がゲ
ート絶縁膜として作用するため、その結果、ゲート電極
１０５側面及び下部にチャンネルが形成されて同一面積
に対するチャンネル長さが長くなり、ショートチャンネ
ル効果を抑止することができる。また、シリコン基板１
００のドーピング濃度が半導体層１１０のドーピング濃
度よりも高くなっているため、ゲート電極１０５の下部
チャンネルが形成されるシリコン基板１００では、突抜
け(punch through) 電圧が高くなる。尚、図３に示すよ
うに、低濃度イオン注入領域(lightly doped drain reg
ion；ＬＤＤ領域）１１１を形成してもよい。低濃度イ
オン注入領域１１１を形成することにより、ソース及び
ドレインのエッジに電界が集中しなくなり、ホットキャ
リヤ効果を改善することができる。また、低濃度イオン
注入領域１１１を形成しても、シリコン基板１００と半
導体層１１０とのドーピング濃度が異なっているので、
ゲート電極１０５の側面チャンネルが形成される半導体
層１１０側ではチャンネルと低濃度イオン注入領域１１
０とが接する部分における漏洩電流(leakage current）
は減少する。次に、かかるトランジスタの製造方法の実
施形態について説明する。本実施形態においては、図１
（Ａ）に示すように、シリコン基板１００上に第１ゲー
ト絶縁膜１０２を形成し、該第１ゲート絶縁膜１０２上
に、順次、耐熱性に優れたタングステン膜１０４、酸化
膜からなる第１絶縁膜１０６を蒸着する。次いで、感光
膜をマスクとして写真食刻法により、第１絶縁膜１０６
とタングステン膜１０４とを食刻し、ゲート電極を形成
すべき領域に、絶縁膜パターン１０６’及びゲート電極
１０５を形成する。この工程がゲート電極形成工程に相
当する。その後、図１（Ｂ）に示すように、絶縁膜パタ
ーン１０６’及び第１ゲート絶縁膜１０２上に窒化膜１
０８を蒸着する。その後、図１（Ｃ）に示すように、マ
スクを用いずに該窒化膜１０８をエッチバックし、前記
絶縁膜パターン１０６’とゲート電極１０５との両側面
に窒化膜側壁スペーサ１０８’を形成し、この窒化膜側
壁スペーサ１０８’をマスクとして絶縁膜パターン１０
６’及びゲート電極１０５の左右両方側の第１ゲート絶
縁膜１０２を食刻し、シリコン基板１００の表面を露出
させる。この工程が側壁スペーサ形成工程及び第１ゲー
ト絶縁膜食刻工程に相当する。次いで、図２（Ｄ）に示
すように、該露出したシリコン基板１００上にのみ、シ
リコンを選択的に前記ゲート電極１０５と略同じ高さま
でエピタキシャル成長させて半導体層１１０を形成す
る。尚、半導体層１１０は、前述のようにシリコン基板
１００と不純物濃度が異なるように形成される。この工
程が半導体層形成工程に相当する。その後、図２（Ｅ）
に示すように、H3PO4 溶液を用いて窒化膜側壁スペーサ
１０８’を除去する。この工程が側壁スペーサ除去工程
に相当する。次いで、図２（Ｆ）に示すように、加熱炉
(furnace) 内でシリコンを熱酸化し、前記ゲート電極１
０５側面の窒化膜側壁スペーサ１０８’の除去された部
位及び半導体層１１０上に熱酸化膜を成長させて第２ゲ
ート絶縁膜１１４を形成し、前記半導体層１１０内にｎ
+ 又はｐ+ ソース／ドレイン１１２を形成し、トランジ
スタが製造される。この工程が第２ゲート絶縁膜形成工
程及びソース／ドレイン形成工程に相当する。このよう
にしてゲート電極１０５側面に形成された熱酸化膜とし
ての第２ゲート絶縁膜１１４がゲート絶縁膜として作用
し、その結果、ゲート電極１０５側面及び下部にチャン
ネルが形成されて同一面積に対するチャンネル長さが長
く、ショートチャンネル効果を抑止することができるよ
うなトランジスタを形成することができる。且つ、ゲー
ト電極１０５が、耐熱性に優れたタングステン膜を用い
て形成されるため、タングステンの熱酸化時、酸化が抑
制され、ゲート絶縁膜の質を高めることができる。尚、
前述のように低濃度イオン注入領域１１１を形成すると
きは、前記ｎ+ 又はｐ+ 不純物を注入する前に、先ず、
イオン注入エネルギー及び放射線量(dose)を調節してイ
オンを低濃度に注入して、図３に示すような低濃度イオ
ン注入領域１１１を形成し、その後、ソース／ドレイン
１１２を形成する。不純物イオンの注入条件は、以下の
通りである。 (1) ＰＭＯＳトランジスタの場合 (i) 低濃度不純物イオンの注入条件 (a) 注入する不純物イオン：ＢＦ2 (b) エネルギー：３〜３０ＫｅＶ (c) 不純物(dose)：１Ｅ１２〜３Ｅ１３atom/cm2 (ii)高濃度不純物イオンの注入条件 (a) 注入する不純物イオン：ＢＦ2 、ボロン (b) エネルギー：３〜３５ＫｅＶ (c) 不純物：１Ｅ１４〜１Ｅ１６atom/m2 (2) ＮＭＯＳトランジスタの場合 (i) 低濃度不純物イオンの注入条件 (a) 注入する不純物イオン：燐 (b) エネルギー：３〜３０ＫｅＶ (c) 不純物(dose)：１Ｅ１２〜３Ｅ１３atom/cm2 (ii)高濃度不純物イオンの注入条件 (a) 注入する不純物イオン：燐 (b) エネルギー：３〜３５ＫｅＶ (c) 不純物：１Ｅ１２〜３Ｅ１３atom/m2 上述の低濃度イオン注入領域１１１が形成されることに
より、ソース及びドレインのエッジに電界集中がなく、
ホットキャリヤ効果を改善したトランジスタを製造する
ことができる。
【発明の効果】以上説明したように、請求項１の発明に
係るトランジスタの製造方法によれば、ゲート電極の下
部及び側面にチャンネルが形成されたトランジスタを製
造することができ、チャンネルが長くなるので、ショー
トチャンネル効果を抑制して信頼性の高いトランジスタ
を製造できるという効果がある。請求項２の発明にかか
る製造方法によれば、ゲート電極が、耐熱性に優れたタ
ングステン膜を用いて形成されるため、タングステンの
熱酸化時、酸化が抑制され、ゲート絶縁膜の質を高める
ことができる。請求項３の発明にかかる製造方法によれ
ば、側壁スペーサを窒化膜により形成するので、食刻比
を選択して第１ゲート絶縁膜を食刻することができる。
請求項４の発明にかかる製造方法によれば、エピタキシ
ャル層を成長させて半導体層を形成することができる。
請求項５の発明にかかる製造方法によれば、熱酸化膜に
より第２ゲート絶縁膜を形成することができる。請求項
６の発明にかかる製造方法によれば、低濃度イオン注入
領域が形成されるので、ソース及びドレインのエッジに
電界が集中しなくなり、ホットキャリヤ効果を改善する
ことができる。
係るトランジスタの製造方法によれば、ゲート電極の下
部及び側面にチャンネルが形成されたトランジスタを製
造することができ、チャンネルが長くなるので、ショー
トチャンネル効果を抑制して信頼性の高いトランジスタ
を製造できるという効果がある。請求項２の発明にかか
る製造方法によれば、ゲート電極が、耐熱性に優れたタ
ングステン膜を用いて形成されるため、タングステンの
熱酸化時、酸化が抑制され、ゲート絶縁膜の質を高める
ことができる。請求項３の発明にかかる製造方法によれ
ば、側壁スペーサを窒化膜により形成するので、食刻比
を選択して第１ゲート絶縁膜を食刻することができる。
請求項４の発明にかかる製造方法によれば、エピタキシ
ャル層を成長させて半導体層を形成することができる。
請求項５の発明にかかる製造方法によれば、熱酸化膜に
より第２ゲート絶縁膜を形成することができる。請求項
６の発明にかかる製造方法によれば、低濃度イオン注入
領域が形成されるので、ソース及びドレインのエッジに
電界が集中しなくなり、ホットキャリヤ効果を改善する
ことができる。
【図１】本発明の第１の実施の形態を示す工程図。
【図２】同上工程図。
【図３】ＬＤＤ領域を備えた第１の実施の形態のトラン
ジスタの断面図。
ジスタの断面図。
【図４】従来の工程図。
【図５】同上工程図。
１００ シリコン基板 １０２ 第１ゲート絶縁膜 １０４ タングステン膜 １０５ ゲート電極 １０６ 第１絶縁膜 １０６’絶縁膜パターン １０８ 窒化膜 １１０ 半導体層 １１２ ソース／ドレイン １１４ 第２ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン レオル キム 大韓民国、チューンチェオンブク−ド、 チェオンジュ、サチャン−ドン、47 (56)参考文献 特開 昭55−3614（ＪＰ，Ａ) 特開 昭63−287064（ＪＰ，Ａ)
Claims (6)
- 【請求項１】半導体基板（１００）上に第１ゲート絶縁
膜（１０２）を形成し、該第１ゲート絶縁膜（１０２）
上のゲート電極形成領域に、順次、ゲート電極（１０
５）、絶縁膜パターン（１０６')を形成するゲート電極
形成工程と、 該ゲート電極（１０５）及び絶縁膜パターン（１０６')
の両側面に、側壁スペーサ（１０８')を形成する側壁ス
ペーサ形成工程と、 該側壁スペーサ（１０８')両側の半導体基板表面が露出
するように第１ゲート絶縁膜（１０２）を食刻する第１
ゲート絶縁膜食刻工程と、 前記半導体基板の表面が露出した部位に半導体層（１１
０）を形成する半導体層形成工程と、 前記側壁スペーサ（１０８')を除去する側壁スペーサ除
去工程と、 該側壁スペーサ（１０８')が除去された部位及び前記半
導体層（１１０）上に第２ゲート絶縁膜（１１４）を成
長させる第２ゲート絶縁膜形成工程と、 前記半導体層（１１０）内に不純物をイオン注入してソ
ース／ドレイン領域（１１２）を形成するソース／ドレ
イン形成工程と、 を順次行う ことを特徴とするトランジスタの製造方法。 - 【請求項２】前記ゲート電極（１０５）は、タングステ
ンにて形成されることを特徴とする請求項１記載のトラ
ンジスタの製造方法。 - 【請求項３】前記側壁スペーサ形成工程は、前記絶縁膜
パターン（１０６')及び第１ゲート絶縁膜（１０２）上
に窒化膜（１０８）を形成した後、該窒化膜（１０８）
をエッチバックして側壁スペーサ（１０８')を形成する
工程であることを特徴とする請求項１又は請求項２記載
のトランジスタの製造方法。 - 【請求項４】前記半導体層形成工程は、エピタキシャル
層を成長させて半導体層（１１０）を形成する工程であ
ることを特徴とする請求項１〜請求項３のいずれか１つ
に記載のトランジスタの製造方法。 - 【請求項５】前記第２ゲート絶縁膜形成工程は、熱酸化
膜を成長させて第２ゲート絶縁膜（１１４）を形成する
工程であることを特徴とする請求項１〜請求項４のいず
れか１つに記載のトランジスタの製造方法。 - 【請求項６】前記ソース／ドレイン形成工程は、半導体
層（１１０）内に不純物濃度が低い低濃度イオン注入領
域を形成してから、該領域よりも不純物濃度が高くなる
ように不純物をイオン注入する工程であることを特徴と
する請求項１〜請求項５のいずれか１つに記載のトラン
ジスタの製造方法。
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| JPS63287064A (ja) * | 1987-05-19 | 1988-11-24 | Fujitsu Ltd | Ｍｉｓ形半導体装置およびその製造方法 |
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| JPH0817235B2 (ja) * | 1990-08-29 | 1996-02-21 | 株式会社東芝 | オフセットゲート構造トランジスタおよびその製造方法 |
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