JP2006505131A - 半導体コンポーネントとその製造方法 - Google Patents

半導体コンポーネントとその製造方法 Download PDF

Info

Publication number
JP2006505131A
JP2006505131A JP2004548664A JP2004548664A JP2006505131A JP 2006505131 A JP2006505131 A JP 2006505131A JP 2004548664 A JP2004548664 A JP 2004548664A JP 2004548664 A JP2004548664 A JP 2004548664A JP 2006505131 A JP2006505131 A JP 2006505131A
Authority
JP
Japan
Prior art keywords
gate structure
region
adjacent
source
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004548664A
Other languages
English (en)
Inventor
リスターズ デリック
バイントラウブ チャド
エフ． ビューラー ジェイムズ
チーク ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2006505131A publication Critical patent/JP2006505131A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

ソース側のハロー領域を有する絶縁ゲート電界効果半導体コンポーネント（１００）と、半導体コンポーネント（１００）の製造方法である。ゲート構造（１１２）は半導体基板（１０２）に形成される。ソース側のハロー領域（１２０）は半導体基板（１０２）に形成される。ソース側のハロー領域形成後、スペーサ（１２７、１２８、１５２、１５４）が、ゲート構造（１１２）の対辺に隣接して形成される。ソースエクステンション領域（１３６Ａ）及びドレインエクステンション領域（１３８Ａ）は、傾斜注入を用いて半導体基板（１０２）に形成される。ソースエクステンション領域（１３６Ａ）は、ゲート構造（１１２）の下に延在する。一方で、ドレインエクステンション領域（１３８Ａ）は、ゲート構造（１１２）の下に延在してもよく、あるいは、ゲート構造（１１２）から横方向に離間してもよい。ソース領域（１５６）及びドレイン領域（１５８）は、半導体基板（１０２）に形成される。

Description

概して、本発明は半導体コンポーネントに関し、更に具体的には、半導体コンポーネントのエクステンション−ゲートエッジのオーバーラップに関する。
マイクロプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラ、メモリデバイス、などの集積回路は、一般に何百万もの絶縁ゲート電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）を有している。生産原価を削減し、回路の速度を高めたいという要望から、集積回路の生産者たちは、一つの半導体ウエハからより多くの集積回路を製造するために、集積回路を作るＩＧＦＥＴのサイズを縮小している。小型トランジスタは速度を高めて動作することができるが、ソース−ドレイン降伏電圧の低減、接合容量の増加、不安定なしきい値電圧などの二次的パフォーマンスファクタが、トランジスタの性能に悪影響を及ぼす。総合的に、これらの好ましくない性能は、短チャネル効果と呼ばれる。
短チャネル効果を軽減するための一般的な技術は、チャネル領域の電界を調整し、ドレイン空乏領域の、ピークに達した横方向の電界を最小にすることである。横方向の電界を小さくする一つの技術は、ソース及びドレインエクステンション領域を含めることである。ソースエクステンション領域は、ゲート構造の一方の側面に隣接するシリコン基板に延在している。またドレインエクステンション領域は、ゲート構造の対辺に隣接するシリコン基板に延在している。ソース及びドレインエクステンション領域は、ゲート構造の下に延在している。ドレインエクステンション領域は絶縁ゲート電界効果トランジスタのドレイン領域における最大電界を小さくする。これにより、ドレイン領域からゲート酸化物へトンネリング可能な電子数が低減される。このように改良してもなお、ドレイン領域の電子数は、トランジスタの性能を低下させるゲート−ドレイントンネル電流が発生するのに十分である。
従って、ゲート−ドレイントンネル電流が少ない半導体コンポーネント、及びその半導体コンポーネントを製造する方法が要求されている。
本発明は、半導体コンポーネントと、ソース及びドレインエクステンション領域と、ソース及びドレイン領域が形成される前に形成される、ソース側のハロー領域(halo region)を有す半導体コンポーネントの製造方法を提供することにより、上述の必要性を満たす。一態様によれば、本発明は、第一導電型の半導体材料に形成されるゲート構造を含む。ゲート構造の形成後、ソース側のハロー領域が、イオン注入技術により、ゲート構造のソース側に隣接する半導体材料に形成される。ソース側のハロー領域が形成された後、第一の一組のスペーサがゲート構造の対辺に形成され、続いて、チルト角注入(tilt angle implant)を用いて、第二導電型のドーパントが注入され、ソース及びドレインエクステンション領域が形成される。第二の一組のスペーサが、第一の一組のスペーサに隣接して形成され、また、ソース及びドレイン領域が半導体材料に形成される。
他の態様によれば、本発明はゲート構造が上に蒸着された半導体材料を含む。ソース側のハロー領域は、ゲート構造のソースサイドに隣接している。ソースエクステンション領域は、ゲート構造の第一側面に隣接しており、また、ゲート構造の下に延在している。ドレインエクステンション領域はゲート構造の第二側面に隣接しており、また、ゲート構造の第二側面の下に延在することができる。ソース領域はゲート構造の第一側面に隣接するとともに、第一側面から離間している。加えてドレイン領域はゲート構造の第二側面に隣接するとともに、第二側面から離間している。
本発明は、添付の図面と併せて以下の説明を読み、更に理解されるであろう。また、添付の図面の同じ番号は同じ要素を表す。
一般に、本発明は、絶縁ゲート半導体デバイスなどの半導体コンポーネントを製造する方法を提供している。絶縁ゲート半導体デバイスは、絶縁ゲート電界効果トランジスタ、電界効果トランジスタ、半導体コンポーネント、あるいは半導体デバイスとも呼ばれる。本発明の一実施形態によれば、非対称のソース／ドレインエクステンション領域は、傾斜注入あるいは傾斜インプラント(angled implant)を用いて形成される。非対称注入を用いることで、ソースエクステンション領域とゲート構造との間にオーバーラップが与えられ、これにより、ソース側のトランジスタの抵抗が小さくされる。更に、非対称注入を用いることで、ゲート構造により、ドレインエクステンション領域のオーバーラップが小さくされる。これにより、ゲート−ドレインのトンネル電流と、ドレイン側のミラー容量が低減される。更に、傾斜注入により、コスト高のマスクステップを必要とせずに、非対称のソース及びドレインエクステンションが形成される。他の実施形態によれば、ソース側のハロー領域は、他のドープ領域が形成される前に形成され、ハロー領域がチャネル領域の中心に近接して位置決めされ、また、半導体コンポーネントに非対称のソース及びドレインエクステンション領域が含まれる場合に、優れたしきい値電圧のロールオフ制御が提供される。
図１に、本発明の実施形態により、初期の工程ステップ間に部分的に完成した絶縁ゲート電界トランジスタ１００の一部の拡大断面図を示す。図１に示されているのは、半導体基板、つまり主面１０４を持つＰ型導電率の材料１０２である。一例では、半導体基板１０２は結晶方位が＜１００＞で、P型ドーパント濃度が立方センチメートル当たり約１×１０１６イオン（ｉｏｎｓ／ｃｍ３）のシリコンである。別の形態では、半導体基板１０２は結晶方位が＜１００＞で、軽度にドープされたエピタキシャル層が上に蒸着された、重度にドープされたシリコンウエハを含むことができる。基板１０２の他の適切な材料には、シリコンゲルマニウム、ゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、などが含まれる。基板１０２の導電型は、本発明を限定するものではない。本発明の実施形態によれば、導電型はNチャネルの絶縁ゲート電界効果トランジスタを形成するために選択される。しかしながら、半導体基板の導電型は、Pチャネルの絶縁ゲート電界効果トランジスタ、あるいは相補型金属酸化物半導体（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）トランジスタなどの相補型絶縁ゲート電界トランジスタを形成するために選択されることができる。更に、Ｐ型導電率の基板におけるＮウエルや、Ｎ型導電率の基板におけるＰウエルなどのドーパントウエルが、基板１０２に形成されうる。ＰチャネルとＮチャネルトランジスタは、それぞれのドーパントウエルに形成される。図示されていないが、当然のことながら、しきい値電圧を調整する注入が半導体基板１０２またはドーパントウエルにおいて実施されうる。
誘電材料層１０６が主面１０４に形成される。誘電体層１０６はゲート誘電材料として機能し、また、熱酸化、化学蒸着法などを含む、当業者には周知の技術により形成されうる。層１０６は約５オングストローム（Å）から約５００Åまでの範囲の厚みを有す。ポリシリコン層１０８は、化学蒸着技術などを用いて、誘電体層１０６に形成される。ポリシリコン層１０８の適切な厚みは、約５００Åから約２０００Åまでの範囲である。一例として、誘電体層１０６の厚みは２００Åであり、ポリシリコン層１０８の厚みは１５００Åである。フォトレジスト層がポリシリコン層１０８に蒸着され、エッチマスク１１０を形成するためにパターニングが施される。フォトレジストの蒸着及びパターニング技術は、当業者には周知である。
図２を参照して、ポリシリコン層１０８は、ポリシリコンを優先的にエッチングする化学エッチングによりエッチングされる。一例では、ポリシリコン層１０８は異方性の反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を用いてエッチングされる。ポリシリコンをエッチングする方法は、当業者には周知である。ポリシリコン層１０８の露出部分を除去後、化学エッチングは酸化物層１０６の異方性エッチングに変更される。酸化物層１０６の異方性エッチングは、主面１０４でストップする。次に、エッチマスク層１１０が除去される。ポリシリコン層１０８と誘電体層１０６それぞれの残留部１０８Ａと１０６Ａは、側面１１４と１１６、及び上面１１８を持つゲート構造１１２を形成する。１０８Ａ部はゲートコンダクタとして機能し、また１０６Ａ部はゲート酸化物あるいはゲート誘電体として機能する。
引き続き図２を参照して、ホウ素あるいはインジウムなどのＰ型導電率のドーパントが、半導体基板１０２に注入され、ドープ領域１２０が形成される。ドープ領域１２０はソース側のハロー領域と呼ばれる。好ましくは、注入は、主面１０４と実質的に直角（つまり垂直）方向（破線１２２により示す）に角度θを形成する、傾斜注入、つまりチルト角注入であり、角度θは９０度未満、好ましくは約２０度から約５０度までの範囲である。更に好ましくは、角度θは約３５度から約４５度までの範囲である。ソース側のハローに注入するための、適切な一連のパラメータは、約１×１０１３ｉｏｎｓ／ｃｍ２から約１×１０１６ｉｏｎｓ／ｃｍ２までの範囲の注入量で、Ｐ型導電率のドーパントを注入することと、約１００電子ボルト（ｅＶ）から約５０キロ電子ボルト（ｋｅＶ）までの範囲の注入エネルギーを用いること、とを含む。傾斜ドーパント注入は矢印１２４で表される。注入エネルギーと注入量はＮチャネル絶縁ゲート電界効果トランジスタを形成するための模範的な値であって、本発明を限定するものではない。当業者には自明であるように、Ｐチャネル絶縁ゲート電界効果トランジスタのための注入エネルギー及び注入量は異なってよい。例えば、Ｐチャネル絶縁ゲート電界効果トランジスタにハロー領域を形成するための適切な注入量は、約１ｋｅＶから約１００ｋｅＶまでの範囲である。注入は、瞬時熱アニール（ＲＴＡ：rapid thermal anneal）プロセス、あるいは、従来の炉アニールを用いてアニールされうる。一例では、半導体デバイス１００は、約８００度（摂氏）から約１，１００度までの範囲の温度に加熱することによりアニールされる。アニーリングされた半導体コンポーネント１００により、ドーパントが、縦横方向に拡散される。
引き続き図２を参照して、導電材料１２６層は、ゲート構造１１２と主面１０４の露出部に蒸着される。一例では、誘電材料１２６は、化学蒸着法などの蒸着技術により、あるいは、ゲートコンダクタ１０８Ａやシリコン１０２の酸化などの成長技術により形成される酸化物である。好ましくは、酸化物層１２６の厚みは、約５０Åから約１５００Åである。
図３を参照して、酸化物層１２６は、異方性エッチングが施され、スペーサ１２７と１２８が形成され、主面１０４が露出される。ヒ素などのＮ型導電性のドーパントが半導体材料１０２に注入され、ドープ領域１３６と１３８が形成される。ドープ領域１３６及び１３８の１３６Ａと１３８Ａの部分はそれぞれ、ソース及びドレインエクステンションとして機能する。好ましくは、エクステンション注入は、主面１０４に対し実質的に直角（つまり垂直）方向（破線１２２により示す）に対して角度αを形成する、シングルツイスト(single twist)注入、傾斜注入、又はチルト注入であり、角度αは９０度未満であり、好ましくは、約０度から約２５度までの範囲である。更に好ましくは、角度αは、約０度から約１０度の範囲である。当業者には自明であるように、シングルツイスト注入とは、続いて非対称の注入が実施できるように、ウエハが主面１０４に垂直な軸の周りを回転しないものである。ソース及びドレインエクステンション注入のための適切なパラメータは、約１００電子ボルトから約２０キロ電子ボルトまでの範囲の注入エネルギーを用いて、約１×１０１４ｉｏｎｓ／ｃｍ２から約１×１０１６ｉｏｎｓ／ｃｍ２までの範囲の量で、Ｎ型導電性のドーパントを注入することを含む。傾斜ドーパント注入は矢印１３０で表される。エネルギー及び注入量は模範的な値であり、本発明を限定するものではない。注入は、瞬時熱アニール（ＲＴＡ）プロセス、あるいは従来の炉アニールプロセスを用いてアニールされうる。一例では、半導体デバイス１００は、約８００度から約１，１００度までの範囲の温度まで加熱することによりアニールされる。アニーリングされた半導体コンポーネント１００により、ドーパントが縦横方向に拡散される。従って、Ｎ型ドーパントは側面１１４からゲート構造１１２の下に拡散し、また、場合によってはゲート構造１１２の側面１１６に向かって拡散する。
ソース及びドレインエクステンション領域１３６Ａ及び１３８Ａがそれぞれ、シングルツイストのチルト角注入を用いて形成されるので、それらのエクステンション領域はゲート構造１１２に関して非対称である。ソースエクステンション領域１３６Ａは、半導体基板１０２に延在し、また側面１１４からゲート構造１１２の下に延在している。一方で、ドレインエクステンション領域１３８Ａは半導体基板１０２に延在し、また、側面１１６からゲート構造１１２の下に延在することができる。又は、ゲート構造１１２の側面１１６から横方向に離間することができる。従って、本発明は、ドレインエクステンション領域１３８Ａがゲート構造１１２下に延在する実施形態や、ドレインエクステンション領域１３８Ａがゲート構造１１２下に延在しない実施形態を検討する。ドレインエクステンション領域１３８Ａが側面１１６から離間している実施形態では、ドレインエクステンション領域１３８Ａと側面１１６との間の距離Ｄは、一つには、ゲート構造１１２の高さと注入角度により決定される。更に、アニールプロセスは、ドレインエクステンション領域１３８Ａと側面１１６間の距離に影響を及ぼす。アニーリング温度が高くなるにつれ、、また、アニーリング時間が長くなるにつれ、ドレイン領域１３８Ａは側面１１６に近づくよう拡散する。ソースエクステンション領域１３６Ａが第一側面１１４に近いので、ソースエクステンション領域１３６Ａは第一側面１１４に近接、あるいは隣接である、と言われる。同様に、ドレインエクステンション領域１３８Ａは、第二側面１１６に近接、あるいは隣接である、と言われる。
引き続き図３を参照して、厚みが約２００Åから約１，５００Åまでの範囲の窒化シリコン層１４６が、ゲート構造１１２、スペーサ１２７と１２８、及び主面１０４の露出部に形成される。一例では、窒化シリコン層１４６は化学蒸着技術を用いて蒸着される。別の態様では、層１４６は、酸化物層、又は、スペーサ形成に適したいずれの材料層であってよい。
図４を参照して、窒化シリコン層１４６は異方性エッチングが施され、スペーサ１５２と１５４が形成される。従って、スペーサ１２７が、ゲート構造１１２のスペーサ１５２と側面１１４との間に、また、スペーサ１２８が、ゲート構造１１２のスペーサ１５４と側面１１６との間にある。０度のソース／ドレイン注入が実施され、ソース領域１５６とドレイン領域１５８が形成される。従って、ソース領域１５６はスペーサ１５２から離間しているとともに、スペーサ１５２と側面１１４を適切に位置決めしている。またドレイン領域１５８はスペーサ１５４から離間しているとともに、スペーサ１５４と側面１１６を適切に位置決めしている。ソース／ドレイン注入はまた、ゲート構造１１２もドープする。ソース／ドレイン注入のための適切な一連のパラメータは、約５キロ電子ボルトから約１００キロ電子ボルトまでの範囲の注入エネルギーを用いて、１×１０１４ｉｏｎｓ／ｃｍ２から約１×１０１６ｉｏｎｓ／ｃｍ２までの範囲の注入量でリンなどのＮ型導電性のドーパントを注入することを含む。半導体コンポーネント１００は約８００度から約１，１００度までの範囲の温度まで加熱することにより、アニールされる。
引き続き図４を参照して、任意にウエットエッチングが施され、ゲートコンダクタ１０８Ａの上面１１８のいずれの酸化物が除去され、また主面１０４に蒸着されたいずれの酸化物層が除去される。耐熱金属層１６０が、上面１１８、スペーサ１５２と１５４、及びシリコン面１０４の露出部に蒸着される。一例では、耐火金属層１６０は、厚みが約５０Åから約３００Åまでの範囲のコバルトを有す。
図５を参照して、耐火金属層１６０は、６００度から７００度までの範囲の温度まで加熱される。加熱処理により、コバルトがシリコンに反応し、コバルトがシリコンと接している全領域にコバルトシリサイド（ＣｏＳｉ２）を形成する。従って、コバルトシリサイド１６４がゲートコンダクタ１０８Ａから、また、コバルトシリサイド１６６がソース領域１５６から、コバルトシリサイド１６８がドレイン領域１５８から形成される。コバルトがスペーサ１５２と１５４に蒸着された箇所は未反応のままである。当然のことながら、シリサイドの型は本発明を限定するものではない。例えば、他の適切なシリサイドには、チタニウムシリサイド（ＴｉＳｉ）、プラチナシリサイド（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、などが含まれる。当業者にとっては自明であるが、シリコンは、シリサイドの形成中に消費され、また、消費されるシリサイドの量は、形成されるシリサイドの型の関数である。従って、シリサイド１６４はゲートコンダクタ１０８Ａに、シリサイド１６６はソース領域に、またシリサイド１６８はドレイン領域にそれぞれ延在して示されている。
引き続き図５を参照して、未反応コバルトが、当業者には周知のプロセスを用いて除去される。未反応コバルトを除去することにより、ゲートコンダクタ１０８Ａ、ソース領域１５６、そしてドレイン領域１５８が電子的に相互に隔離される。
図６を参照して、誘電体材料１７０層は、シリサイド領域を含む構造に形成される。一例では、誘電体材料１７０は厚みが約５，０００Åから１５，０００Åまでの範囲の酸化物である。開口部が酸化物層１７０に形成され、シリサイド層１６４、１６６、及び１６８の一部を露出する。当業者にとっては周知の技術を用いて、露出したシリサイド層１６４、１６６、及び１６８に接触する導電体あるいは電極が形成される。更に具体的には、ゲート電極１７４がゲートシリサイド層）１６４に接触し、ソース電極１７６がソースシリサイド層１６６に接触し、また、ドレイン電極１７８がドレインシリサイド層１６８に接触する。
絶縁ゲートと半導体コンポーネント、及び半導体コンポーネントを製造する方法が提供されていることが、これまでの説明で分かる。本発明の一態様によれば、コンポーネントは非対称のソース及びドレインエクステンション領域を持ち、ソースエクステンション領域はゲート構造の下に延在しており、また、ドレインエクステンション領域は、ゲート構造の下に延在し、ゲート構造の一方の端部に適切に位置決めされ、あるいはゲート構造から横方向に離間されうる。ソースエクステンション領域をゲート構造の下に形成することにより（即ち、ソースエクステンション領域を持つゲート構造のオーバーラップを増すことにより）、半導体コンポーネントのソース側の抵抗が小さくなり、また、ゲート−ソース電圧を高め、これにより、更に多くの駆動電流を提供する。このことが、半導体コンポーネントのＤＣ性能を高める。更に、ドレイン側のエクステンション領域を持つゲート構造のオーバーラップを低減する、あるいはなくすことにより、半導体コンポーネントのＡＣ性能を高めるドレイン側のミラー容量を低減する。更に、ゲート構造とドレイン側のエクステンション領域間のオーバーラップ量を低減することにより、ゲート−ドレインのダイレクトトンネル電流が低減する。ソース側の非対称のハロー領域は、半導体コンポーネントのＤＣ性能を高めるドレインエクステンション領域近くのチャネルドーピングを低減する。ドレインエクステンション領域近くの低減したチャネルドーピングはまた、接合容量を小さくし、これにより、半導体コンポーネントのＡＣ性能が高まる。この改良は、半導体コンポーネントがＳＯＩデバイスの場合に特に有益である。他のドープ領域を形成する前にハロー領域を形成することにより、非対称のエクステンション領域を用いる場合に、優れたしきい値電圧のロールオフ制御が提供され、また、チャネル領域の中心近くに、ハロー領域の形成が可能になる。これにより、エクステンション領域の形成中に、カウンタドーピング(counter doping)が阻止される。
本明細書には特定の実施形態及び方法が開示されているが、これまでの開示から、当業者にとっては、そのような実施形態及び方法のバリエーションや変形が、本発明のスピリットや範囲を逸脱しないで可能であることが理解されよう。
本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。 本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。 本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。 本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。 本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。 本発明の実施形態による、絶縁ゲート電界効果トランジスタの一部を大いに拡大した断面図である。

Claims (10)

  1. 半導体コンポーネント（１００）を製造する方法であって、
    主面（１０４）を有する第一導電型の半導体材料（１０２）を用意し、
    前記主面（１０４）に、第一（１１４）及び第二（１１６）側面と上面（１１８）を持つゲート構造（１１２）を形成し、
    前記主面（１０４）と垂直な方向に対して９０度未満の角度を形成する傾斜注入を用いて、前記第一導電型のドーパントを前記半導体材料（１０２）に非対称に注入し、
    前記ドーパント部分は、前記ゲート構造（１１２）の前記第一側面（１１４）に隣接しており、かつ、第一のハロー領域（１２０）として機能するものであって、かつ、
    前記ゲート構造（１１２）の第一側面（１１４）に隣接している第二導電型の第一ドープ領域（１５６）と、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接している第二導電型の第二ドープ領域（１５８）を前記半導体材料（１０２）に形成する、方法。
  2. 前記半導体材料（１０２）へのドーパントの非対称注入は、２０度から５０度までの範囲の角度でなされる、請求項１記載の方法。
  3. 前記半導体材料（１０２）へのドーパントの非対称注入は、３５度から４５度までの範囲の角度でなされる、請求項１記載の方法。
  4. 前記ゲート構造（１１２）の前記第一側面（１１４）に隣接する第一スペーサ（１２７）と、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接する第二スペーサ（１２８）を形成し、かつ
    前記主面（１０４）と垂直方向に対して９０度未満の角度を形成する、傾斜注入を用いて、前記第二導電型のドーパントを前記半導体材料（１０２）に注入し、前記ドーパント部分は、前記ゲート構造（１１２）の前記第一側面（１１４）に隣接しており、かつ、第一エクステンション領域（１３６Ａ）として機能するものであって、前記第一エクステンション領域（１３６Ａ）は、前記第一側面（１１４）から前記ゲート構造（１１２）の下に延在している、請求項１記載の方法。
  5. 前記ドーパント部分は前記ゲート構造（１１２）の前記第二側面（１１６）に隣接しており、かつ、第二エクステンション領域（１３８Ａ）として機能する、請求項４記載の方法。
  6. 前記第二エクステンション領域（１３８Ａ）は、前記ゲート構造（１１２）の前記第二側面（１１６）から離間している、請求項５記載の方法。
  7. 半導体コンポーネント（１００）の製造方法であって、
    主面（１０４）を有す第一導電型の半導体材料（１０２）を用意し、
    前記主面（１０４）に、第一（１１４）及び第二（１１６）側面と上面（１１８）を持つゲート構造（１１２）を形成し、
    前記ゲート構造（１１２）の前記第一側面（１１４）に隣接して、前記第一導電型のハロー領域（１２０）を形成し、
    前記ゲート構造（１１２）の前記第一側面（１１４）に隣接して第一スペーサ（１２７）を形成するとともに、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接して第二スペーサ（１２８）を形成し、
    前記主面に垂直な方向に対して０度から９０度までの角度を形成する傾斜注入を用いて、前記半導体材料（１０２）に第二導電型のドーパントを注入し、かつ、前記ドーパント部分は前記ゲート構造（１１２）の前記第一側面（１１４）に隣接し、かつ前記ゲート構造（１１２）の下に延在しているとともに、第一ドープエクステンション領域（１３６Ａ）として機能し、かつ、前記第二導電型のドーパントの他の部分は、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接しているとともに、第二ドープエクステンション領域（１３８Ａ）として機能するものであって、
    前記第一（１２７）及び第二（１２８）スペーサにそれぞれ隣接する第三（１５２）及び第四（１５４）スペーサを形成し、かつ
    前記半導体材料（１０２）に、前記第一（１２７）及び第三（１５２）スペーサにより、前記第一側面（１１４）から離間している、前記第二導電型のソース領域（１５６）を形成し、
    前記半導体材料（１０２）に、前記第二（１２８）及び第四（１５４）スペーサにより、前記第二側面（１１６）から離間している、前記第二導電型のドレイン領域（１５８）を形成する、方法。
  8. 前記ハロー領域の形成が、前記主面（１０４）に垂直な方向に対して２０度から５０度までの間の角度を形成する傾斜注入を用いて、前記半導体材料（１０２）に第一導電型のドーパントに注入することを含む、請求項７記載の方法。
  9. 半導体コンポーネント（１００）であって、
    主面（１０４）を有する半導体材料（１０２）、
    前記主面（１０４）に蒸着された、第一（１１４）及び第二（１１６）側面を持つゲート構造（１１２）、
    前記半導体材料（１０２）にソース側のハロー領域（１２０）、
    前記半導体材料（１０２）にソース（１３６Ａ）及びドレイン（１３８Ａ）エクステンション領域、を含み、
    前記ソースエクステンション領域（１３６Ａ）が前記第一側面（１１４）から前記ゲート構造（１１２）の下の前記半導体材料（１０２）に延在し、かつ、前記ドレインエクステンション領域（１３８Ａ）が、前記ゲート構造（１１２）の前記第二側面（１１６）に隣接しており、かつ、
    前記半導体材料（１０２）に、ソース（１３６Ａ）及びドレイン（１３８Ａ）エクステンション領域にそれぞれ隣接する、ソース（１５６）及びドレイン（１５８）領域、を含む、半導体コンポーネント（１００）。
  10. 前記ゲート構造（１１２）の前記第一（１１４）及び第二（１１６）側面のそれぞれに隣接する第一（１２７）及び第二（１２８）スペーサを更に含み、前記ドレインエクステンション領域（１３８Ａ）は前記ゲート構造（１１２）の前記第二側面（１１６）から横方向に離間されており、かつ
    前記第一（１２７）及び第二（１２８）スペーサにそれぞれ隣接する第三（１５２）及び第四（１５４）スペーサを更に含み、前記ソース（１５６）及びドレイン（１５８）領域はそれぞれ、前記第三（１５２）及び第四（１５４）スペーサに位置決めされている、請求項９記載の半導体コンポーネント（１００）。
JP2004548664A 2002-10-30 2003-10-27 半導体コンポーネントとその製造方法 Pending JP2006505131A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/284,675 US6833307B1 (en) 2002-10-30 2002-10-30 Method for manufacturing a semiconductor component having an early halo implant
PCT/US2003/035437 WO2004040655A2 (en) 2002-10-30 2003-10-27 Semiconductor component and method of manufacture

Publications (1)

Publication Number Publication Date
JP2006505131A true JP2006505131A (ja) 2006-02-09

Family

ID=32228808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004548664A Pending JP2006505131A (ja) 2002-10-30 2003-10-27 半導体コンポーネントとその製造方法

Country Status (8)

Country Link
US (1) US6833307B1 (ja)
EP (1) EP1559144A2 (ja)
JP (1) JP2006505131A (ja)
KR (1) KR100992180B1 (ja)
CN (1) CN100557818C (ja)
AU (1) AU2003291351A1 (ja)
TW (1) TWI320954B (ja)
WO (1) WO2004040655A2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006013481A (ja) * 2004-05-28 2006-01-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009505379A (ja) * 2005-07-25 2009-02-05 フリースケール セミコンダクター インコーポレイテッド 半導体素子及び形成方法
JP2009032840A (ja) * 2007-07-26 2009-02-12 Nec Corp 半導体装置及びその製造方法
JP2009512192A (ja) * 2005-10-07 2009-03-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法
JP2009135513A (ja) * 2009-01-26 2009-06-18 Sony Corp 半導体装置の製造方法
US7868328B2 (en) 2004-05-28 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having antenna over thin film integrated circuit
JP2012182478A (ja) * 2004-10-18 2012-09-20 Renesas Electronics Corp 半導体装置及びその製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217977B2 (en) * 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
JP4846239B2 (ja) * 2002-12-13 2011-12-28 エイチアールエル ラボラトリーズ，エルエルシー ウェル注入を用いた集積回路の改変
KR100496258B1 (ko) * 2003-02-17 2005-06-17 삼성전자주식회사 콘택 패드를 포함하는 반도체 장치 및 이의 제조 방법
US7135373B2 (en) * 2003-09-23 2006-11-14 Texas Instruments Incorporated Reduction of channel hot carrier effects in transistor devices
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
DE102004042156B4 (de) * 2004-08-31 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Transistor mit asymmetrischem Source/Drain- und Halo- Implantationsgebiet und Verfahren zum Herstellen desselben
US7635920B2 (en) * 2006-02-23 2009-12-22 Freescale Semiconductor, Inc. Method and apparatus for indicating directionality in integrated circuit manufacturing
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
CN101197284B (zh) * 2006-12-05 2010-06-02 上海华虹Nec电子有限公司 高压非对称横向结构扩散型场效应管的制作方法
US7572706B2 (en) * 2007-02-28 2009-08-11 Freescale Semiconductor, Inc. Source/drain stressor and method therefor
JP2008147693A (ja) * 2008-01-28 2008-06-26 Fujitsu Ltd 半導体装置の製造方法
US7829939B1 (en) * 2009-04-20 2010-11-09 International Business Machines Corporation MOSFET including epitaxial halo region
US8643107B2 (en) * 2010-01-07 2014-02-04 International Business Machines Corporation Body-tied asymmetric N-type field effect transistor
US8426917B2 (en) * 2010-01-07 2013-04-23 International Business Machines Corporation Body-tied asymmetric P-type field effect transistor
US8877596B2 (en) 2010-06-24 2014-11-04 International Business Machines Corporation Semiconductor devices with asymmetric halo implantation and method of manufacture
CN102427064B (zh) * 2011-08-15 2013-12-04 上海华力微电子有限公司 后栅极两晶体管零电容动态随机存储器的制备方法
US8772874B2 (en) 2011-08-24 2014-07-08 International Business Machines Corporation MOSFET including asymmetric source and drain regions
CN102623351B (zh) * 2012-04-16 2014-11-26 清华大学 一种增强隧道穿透场效应晶体管的形成方法
KR102114237B1 (ko) * 2014-01-20 2020-05-25 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
CN104882447B (zh) * 2015-05-27 2018-10-16 上海集成电路研发中心有限公司 一种漏区嵌入反型层的半浮栅器件及制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288504A (ja) * 1995-04-14 1996-11-01 Sony Corp 半導体装置の製造方法
JPH08316346A (ja) * 1994-07-18 1996-11-29 Sgs Thomson Microelettronica Spa Ｅｐｒｏｍおよびフラッシュｅｅｐｒｏｍ不揮発性メモリの製造方法並びに不揮発性メモリ
JPH1070196A (ja) * 1996-06-21 1998-03-10 Matsushita Electric Ind Co Ltd 相補型半導体装置及びその製造方法
JPH11261069A (ja) * 1997-12-05 1999-09-24 Texas Instr Inc <Ti> 低ｃｇｄの有益性を有する改良型ｃｍｏｓ、改良したドーピングプロファイル、及び化学的処理に対する非鋭敏性のための注入の側壁プロセス及び方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237193A (en) 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
US5270226A (en) 1989-04-03 1993-12-14 Matsushita Electric Industrial Co., Ltd. Manufacturing method for LDDFETS using oblique ion implantion technique
JP2786307B2 (ja) 1990-04-19 1998-08-13 三菱電機株式会社 電界効果トランジスタ及びその製造方法
US5432106A (en) 1993-08-02 1995-07-11 United Microelectronics Corporation Manufacture of an asymmetric non-volatile memory cell
US5650340A (en) 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
WO1996016432A2 (en) * 1994-11-16 1996-05-30 Matsushita Electric Industrial Co., Ltd. Channel or source/drain structure of mosfet and method for fabricating the same
US5935867A (en) 1995-06-07 1999-08-10 Advanced Micro Devices, Inc. Shallow drain extension formation by angled implantation
US5851886A (en) 1995-10-23 1998-12-22 Advanced Micro Devices, Inc. Method of large angle tilt implant of channel region
JPH09148542A (ja) 1995-11-17 1997-06-06 Sharp Corp 半導体記憶装置及びその製造方法
US5670389A (en) 1996-01-11 1997-09-23 Motorola, Inc. Semiconductor-on-insulator device having a laterally-graded channel region and method of making
US5869378A (en) 1996-04-26 1999-02-09 Advanced Micro Devices, Inc. Method of reducing overlap between gate electrode and LDD region
US5830788A (en) * 1996-06-21 1998-11-03 Matsushita Electric Industrial Co., Ltd. Method for forming complementary MOS device having asymmetric region in channel region
US5909622A (en) 1996-10-01 1999-06-01 Advanced Micro Devices, Inc. Asymmetrical p-channel transistor formed by nitrided oxide and large tilt angle LDD implant
US5904528A (en) 1997-01-17 1999-05-18 Advanced Micro Devices, Inc. Method of forming asymmetrically doped source/drain regions
US5925914A (en) 1997-10-06 1999-07-20 Advanced Micro Devices Asymmetric S/D structure to improve transistor performance by reducing Miller capacitance
US6025232A (en) 1997-11-12 2000-02-15 Micron Technology, Inc. Methods of forming field effect transistors and related field effect transistor constructions
US6008094A (en) 1997-12-05 1999-12-28 Advanced Micro Devices Optimization of logic gates with criss-cross implants to form asymmetric channel regions
US6168637B1 (en) 1997-12-16 2001-01-02 Advanced Micro Devices, Inc. Use of a large angle implant and current structure for eliminating a critical mask in flash memory processing
US6008099A (en) 1998-03-30 1999-12-28 Advanced Micro Devices, Inc. Fabrication process employing a single dopant implant for formation of a drain extension region and a drain region of an LDD MOSFET using enhanced lateral diffusion
US6020611A (en) 1998-06-10 2000-02-01 Motorola, Inc. Semiconductor component and method of manufacture
US6190980B1 (en) 1998-09-10 2001-02-20 Advanced Micro Devices Method of tilted implant for pocket, halo and source/drain extension in ULSI dense structures
US6291325B1 (en) 1998-11-18 2001-09-18 Sharp Laboratories Of America, Inc. Asymmetric MOS channel structure with drain extension and method for same
US6396103B1 (en) 1999-02-03 2002-05-28 Advanced Micro Devices, Inc. Optimized single side pocket implant location for a field effect transistor
US6242329B1 (en) * 1999-02-03 2001-06-05 Advanced Micro Devices, Inc. Method for manufacturing asymmetric channel transistor
US6103563A (en) 1999-03-17 2000-08-15 Advanced Micro Devices, Inc. Nitride disposable spacer to reduce mask count in CMOS transistor formation
US6218224B1 (en) 1999-03-26 2001-04-17 Advanced Micro Devices, Inc. Nitride disposable spacer to reduce mask count in CMOS transistor formation
US6255174B1 (en) 1999-06-15 2001-07-03 Advanced Micro Devices, Inc. Mos transistor with dual pocket implant
US6200864B1 (en) 1999-06-23 2001-03-13 Advanced Micro Devices, Inc. Method of asymmetrically doping a region beneath a gate
US6168999B1 (en) * 1999-09-07 2001-01-02 Advanced Micro Devices, Inc. Method for fabricating high-performance submicron mosfet with lateral asymmetric channel and a lightly doped drain
US6344396B1 (en) 1999-09-24 2002-02-05 Advanced Micro Devices, Inc. Removable spacer technology using ion implantation for forming asymmetric MOS transistors
US6268253B1 (en) 1999-10-14 2001-07-31 Advanced Micro Devices, Inc. Forming a removable spacer of uniform width on sidewalls of a gate of a field effect transistor during a differential rapid thermal anneal process
US6303479B1 (en) 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
US6373103B1 (en) 2000-03-31 2002-04-16 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact using additional drain-side spacer, and method
US6372587B1 (en) 2000-05-10 2002-04-16 Advanced Micro Devices, Inc. Angled halo implant tailoring using implant mask
US6399452B1 (en) 2000-07-08 2002-06-04 Advanced Micro Devices, Inc. Method of fabricating transistors with low thermal budget
US6391728B1 (en) 2001-03-12 2002-05-21 Advanced Micro Devices, Inc. Method of forming a highly localized halo profile to prevent punch-through

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316346A (ja) * 1994-07-18 1996-11-29 Sgs Thomson Microelettronica Spa Ｅｐｒｏｍおよびフラッシュｅｅｐｒｏｍ不揮発性メモリの製造方法並びに不揮発性メモリ
JPH08288504A (ja) * 1995-04-14 1996-11-01 Sony Corp 半導体装置の製造方法
JPH1070196A (ja) * 1996-06-21 1998-03-10 Matsushita Electric Ind Co Ltd 相補型半導体装置及びその製造方法
JPH11261069A (ja) * 1997-12-05 1999-09-24 Texas Instr Inc <Ti> 低ｃｇｄの有益性を有する改良型ｃｍｏｓ、改良したドーピングプロファイル、及び化学的処理に対する非鋭敏性のための注入の側壁プロセス及び方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006013481A (ja) * 2004-05-28 2006-01-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7868328B2 (en) 2004-05-28 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having antenna over thin film integrated circuit
JP2012182478A (ja) * 2004-10-18 2012-09-20 Renesas Electronics Corp 半導体装置及びその製造方法
JP2009505379A (ja) * 2005-07-25 2009-02-05 フリースケール セミコンダクター インコーポレイテッド 半導体素子及び形成方法
JP2009512192A (ja) * 2005-10-07 2009-03-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法
JP2009032840A (ja) * 2007-07-26 2009-02-12 Nec Corp 半導体装置及びその製造方法
JP2009135513A (ja) * 2009-01-26 2009-06-18 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20050070095A (ko) 2005-07-05
US6833307B1 (en) 2004-12-21
AU2003291351A1 (en) 2004-05-25
TWI320954B (en) 2010-02-21
KR100992180B1 (ko) 2010-11-05
CN1708857A (zh) 2005-12-14
WO2004040655A3 (en) 2004-08-26
WO2004040655A2 (en) 2004-05-13
TW200414372A (en) 2004-08-01
EP1559144A2 (en) 2005-08-03
CN100557818C (zh) 2009-11-04

Similar Documents

Publication Publication Date Title
KR100992180B1 (ko) 반도체 소자 및 제조 방법
US5583067A (en) Inverse T-gate semiconductor device with self-aligned punchthrough stops and method of fabrication
US6081010A (en) MOS semiconductor device with self-aligned punchthrough stops and method of fabrication
JP2551127B2 (ja) Ｍｉｓ型半導体装置およびその製造方法
US6492670B1 (en) Locally confined deep pocket process for ULSI MOSFETS
US6509241B2 (en) Process for fabricating an MOS device having highly-localized halo regions
US6500720B2 (en) Method of manufacturing semiconductor device
US20030060013A1 (en) Method of manufacturing trench field effect transistors with trenched heavy body
KR100223846B1 (ko) 반도체 소자 및 그의 제조방법
US6737710B2 (en) Transistor structure having silicide source/drain extensions
JP2005524243A (ja) シリサイドを使用する金属ゲート電極およびこれを形成する方法
US6096616A (en) Fabrication of a non-ldd graded p-channel mosfet
US5869378A (en) Method of reducing overlap between gate electrode and LDD region
US7208383B1 (en) Method of manufacturing a semiconductor component
US6933620B2 (en) Semiconductor component and method of manufacture
US6258646B1 (en) CMOS integrated circuit and method for implanting NMOS transistor areas prior to implanting PMOS transistor areas to optimize the thermal diffusivity thereof
JP2004508717A5 (ja)
US20040087094A1 (en) Semiconductor component and method of manufacture
US6380021B1 (en) Ultra-shallow junction formation by novel process sequence for PMOSFET
US6188114B1 (en) Method of forming an insulated-gate field-effect transistor with metal spacers
US5877058A (en) Method of forming an insulated-gate field-effect transistor with metal spacers
JP2005191576A (ja) 半導体デバイス及びその製造方法
US6312999B1 (en) Method for forming PLDD structure with minimized lateral dopant diffusion
JPH07249761A (ja) 半導体装置の製造方法及び半導体装置
JP2000012836A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060926

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081022

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100526

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100824

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100831

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20100902

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100924

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101001

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101026

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110309