KR20050070095A - 반도체 소자 및 제조 방법 - Google Patents

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Abstract

소스측 할로 영역(120)을 가지는 절연된 게이트 전계 효과 반도체 소자(100) 및 상기 반도체 소자(100)를 제조하는 방법. 상기 게이트 구조(112)는 반도체 기판(102) 위에 형성된다. 상기 소스측 할로 영역(120)은 상기 반도체 기판(102) 내에 형성된다. 상기 소스측 할로 영역(120)의 형성 후, 스페이서들(127, 128, 152, 154)은 게이트 구조(112)의 반대 측면들에 근접하게 형성된다. 소스 확장 영역(136A) 및 드레인 확장 영역(138A)은 경사 주입을 사용하여 상기 반도체 기판(102) 내에 형성된다. 상기 소스 확장 영역(136A)은 상기 게이트 구조(112) 아래로 확장되는 반면, 상기 드레인 확장 영역(138A)은 게이트 구조 아래로 확장될 수 있거나, 상기 게이트 구조(112)로부터 수평하게 일정 간격 떨어질 수 있다. 소스 영역(156) 및 드레인 영역(158)은 반도체 기판(102) 내에 형성된다.

Description

반도체 소자 및 제조 방법{SEMICONDUCTOR COMPONENT AND METHOD OF MANUFACTURE}
본 발명은 일반적으로 반도체 소자에 관한 것이며, 특히, 반도체 소자에서 확장-게이트 에지 오버랩에 관한 것이다.
마이크로프로세서들, 디지털 신호 프로세서들, 마이크로제어기들, 메모리 디바이스들과 같은 집적 회로들은 일반적으로 수백만 개의 절연된 게이트 전계 효과 트랜지스터들(IGFET들)을 포함한다. 제조 비용을 더 낮추고 회로 속도를 높이고자 하는 욕구 때문에, 집적 회로 제조자들은 더 많은 집적 회로들이 단일 반도체 웨이퍼로부터 제조될 수 있도록 집적 회로를 구성하는 IGFET의 크기를 감소시킨다. 비록 더 작아진 트랜지스터들이 증가된 속도에서 동작할 수 있으나, 감소된 소스-드레인 브레이크다운 전압, 증가된 접합 커패시턴스, 및 문턱 전압의 불안정과 같은 제2 성능 팩터들은 트랜지스터 성능에 부정적인 영향을 미친다.
짧은 채널 효과(short channel effect)를 완화시키기 위한 일반적인 기술들은, 드레인 공핍 영역의 피크 수평 전계를 최소화시키기 위하여 채널 영역에서 전계를 조절하는데 의존한다. 수평 전계를 감소시키기 위한 하나의 기술은 소스 및 드레인 확장 영역들을 포함하는 것이다. 소스 확장 영역은 게이트 구조의 한 측면에 근접한 실리콘 기판으로 확장되고, 드레인 확장 영역은 게이트 구조의 반대 측면에 인접한 실리콘 기판으로 확장된다. 소스 및 드레인 확장 영역들은 게이트 구조 아래로 확장된다. 드레인 확장 영역은 절연된 게이트 전계 효과 트랜지스터의 드레인 영역에서의 최소 전계를 감소시키고, 그에 따라, 드레인 영역에서 게이트 산화물로의 터널링을 가능하게 하는 전자 수를 감소시킨다. 이러한 향상에서 불구하고, 드레인 영역에서의 전자 수는 여전히 트랜지스터의 성능을 감소시키는 게이트-드레인 터널링 전류를 생성하기에 충분하다.
따라서, 더 낮은 게이트-드레인 터널링 전류를 가지는 반도체 소자와 상기 반도체 소자의 제조 방법이 요구된다.
본 발명은 동일한 도면 부호는 동일한 요소인 첨부된 도면과 일치하는 후술하는 상세한 설명을 읽어 더 잘 이해될 것이다.
도 1-6은 본 발명의 실시예에 따르는 절연된 게이트 전계 효과 트랜지스터의 일부분의 매우 확대된 단면도이다.
본 발명은 소스 및 드레인 확장 영역들 및 소스 및 드레인 영역들이 형성되기 이전에 형성된 소스측 할로(halo) 영역을 가지는 반도체 소자 및 상기 반도체 소자를 제조하기 위한 방법을 제공함으로써 상기 요구를 만족시킨다. 한 양상에 따르면, 본 발명은 제1 전도성 타입의 반도체 물질 위에 형성된 게이트 구조를 포함한다. 게이트 구조의 형성 후, 소스측 할로 영역은 이온 주입 기술을 사용하여 게이트 구조의 소스측에 근접한 반도체 물질에 형성된다. 상기 소스측 할로 영역의 형성 후, 제1 스페이서 세트가 게이트 구조의 반대 측면에 형성되는 것에 이어, 소스 및 드레인 확장 영역들을 형성하기 위해 경사각 주입을 사용하여 제2 전도성 타입의 불순물을 주입한다. 제2 스페이서 세트는 제1 스페이서 세트에 인접하게 형성되고, 소스 및 드레인 영역들은 반도체물질에 형성된다.
또 다른 양상에 따르면, 본 발명은 그 위에 배치된 게이트 구조를 가지는 반도체 물질을 포함한다. 소스측 할로 영역은 게이트 구조의 소스측에 근접하다. 소스 확장 영역은 게이트 구조의 제1측면에 근접하며 게이트 구조 아래로 확장되고, 드레인 확장 영역은 게이트 구조의 제2측면에 근접하며 게이트 구조의 제2측면 아래로 확장될 수 있다. 소스 영역은 게이트 구조의 제1측면과 근접하고 그로부터 일정 간격 떨어져 있으며, 드레인 영역은 게이트 구조의 제2측면과 근접하고 그로부터 일정간격 떨어져 있다 .
일반적으로, 본 발명은 절연된 게이트 반도체 디바이스와 같은 반도체 소자를 제조하기 위한 방법을 제공한다. 절연된 게이트 반도체 디바이스는 절연된 게이트 전계 효과 트랜지스터, 전계 효과 트랜지스터, 반도체 소자, 또는 반도체 디바이스로도 호칭된다. 본 발명의 일 실시예에 따르면, 비대칭 소스/드레인 확장 영역들은 경사 주입(angled implant)을 사용하여 형성된다. 비대칭 주입의 사용은 소스 확장 영역 및 게이트 구조 사이의 오버랩을 제공하고, 그에 따라 트랜지스터의 소스측 저항을 감소시킨다. 게다가, 비대칭 주입은 게이트 구조에 의한 드레인 확장 영역에 오버랩을 감소시키고, 그에 따라, 게이트-드레인 터널링 전류 및 드레인측 밀러 커패시턴스를 감소시킨다. 더욱이, 경사 주입은 값비싼 마스크 단계들의 요구 없이 비대칭 소스 및 드레인 영역의 형성을 허용된다. 또 다른 실시예에 따르면, 소스측 할로 영역은, 채널 영역의 중앙에 더 근접하게 할로 영역을 위치시키고, 비대칭 소스 및 드레인 확장 영역들이 반도체 소자에 포함될 때 더 나은 문턱 전압 롤-오프 제어를 제공하기 위하여, 다른 불순물 영역들이 형성되기 이전에 형성된다.
도 1은 본 발명의 실시예에 따르는, 초기 공정 단계 동안 부분적으로 완성된 절연된 게이트 전계 효과 트랜지스터(100)의 일부분의 확대된 단면도이다. 도 1에 도시된 것은 주 표면(104)을 가지는 P-타입 전도성의 반도체 기판 또는 물질(102)이다. 예시적인 방식으로, 반도체 기판(102)은 <100> 결정 방향과 입방 센티미터당 1×1016개의 이온들(ions/cm3) 차수의 P-타입 불순물 농도를 가지는 실리콘이다. 대안적으로, 반도체 기판(102)은 <100> 결정 방향을 가지는 심하게 도핑된 실리콘 웨이퍼 및 그 위에 배치된 약하게 도핑된 에피텍셜 층으로 구성된다. 기판(102)에 대한 다른 적합한 물질들은, 실리콘 게르마늄, 게르마늄, 실리콘-온-절연체(SOI) 등을 포함한다. 기판(102)의 전도성 타입은 본 발명의 제한요소가 아니다. 본 발명의 실시예에 따르면, 전도성 타입은 N-채널 절연된 게이트 전계 효과 트랜지스터를 형성하기 위해 선택된다. 그러나, 반도체 기판의 전도성 타입은 P-채널 절연된 게이트 전계 효과 트랜지스터 또는, 상보적인 절연된 게이트 전계 효과 트랜지스터 예컨대, 상보적인 금속 산화물 반도체(CMOS) 트랜지스터를 형성하기 위해 선택될 수 있다. 게다가, P-타입 전도성 기판에서의 N-우물 또는, N-타입 전도성 기판에서의 P-우물과 같은 불순물 우물들이 기판(102)에 형성될 수 있다. 상기 P-채널 및 N-채널 트랜지스터들은 각각의 불순물 우물들에 형성된다. 비록 도시되지는 않았으나, 문턱 전압 조절 주입은 반도체 기판(102) 또는 불순물 우물들에서 수행될 수 있다고 인정해야 한다.
절연 물질 층(106)은 주 표면(104) 위에 형성된다. 유전층(106)은 게이트 유전 물질로서 제공되고, 열적 산화, 화학 증기 증착 등을 포함하는 기술 분야에서 통상의 지식을 가진 자에게 알려진 기술에 의해 형성될 수 있다. 층(106)은 대략 5 옹스트롬(Å)에서 대략 500Å까지의 범위 내에서 두께를 가진다. 폴리실리콘 층(108)은 예컨대, 화학 증기 증착 기술을 사용하여 유전층(106) 위에 형성된다. 폴리실리콘 층(108)에 대한 두께의 적절한 범위는 대략 500Å과 대략 2000Å 사이이다. 예시적인 방식으로, 유전층(106)은 200Å의 두께를 가지며, 폴리실리콘 층(108)은 1500Å의 두께를 가진다. 포토레지스트(photoresist) 층은 폴리실리콘 층(108) 위에 증착되고, 식각 마스크(110)를 형성하기 위해 패턴된다. 포토레지스트를 증착하고 패터닝하기 위한 기술들은 본 기술 분야에서 통상의 지식을 가진 자에게 잘 알려져 있다.
도 2를 참조하면, 폴리실리콘 층(108)은 바람직하게 폴리실리콘을 식각하는 식각 화학물을 사용하여 식각된다. 예시적인 방식으로, 폴리실리콘 층(108)은 이방성 반응성 이온 식각(RIE)을 사용하여 식각된다. 폴리실리콘을 식각하기 위한 방법들은 본 기술분야에서 통상의 지식을 가진 자에게 잘 알려져 있다. 폴리실리콘 층(108)의 노출된 부분들을 제거한 후, 식각 화학물은 산화물 층(106)을 이방적으로 식각하기 위해 변화된다. 산화물 층(106)의 이방성 식각은 주 표면(104)에서 중단된다. 이어서, 식각 마스크 층(100)이 제거된다. 폴리실리콘 층(108) 및 유전층(106)의 나머지 부분들(108A 및 106A)은, 측면들(114 및 116) 및 상부면(118)을 가지는 게이트 구조(112)를 각각 형성한다. 부분(108A)은 게이트 전도체로서 제공되고, 부분(106A)은 게이트 산화물 또는 게이트 유전체로서 제공된다.
여전히, 도 2를 참조하면, 예컨대, 붕소 또는 인듐과 같은 P-타입 전도성 불순물은, 불순물 영역(120)을 형성하기 위해 반도체 기판(102)으로 주입된다. 불순물 영역(120)은 소스측 할로 영역으로 호칭된다. 바람직하게, 주입은 주 표면(104)에 실질적으로 수직인 (점선(122)으로 나타낸) 방향으로 각도 θ를 갖는 경사각 주입이며, 여기서 각도 θ는 90°보다 작고, 바람직하게는 대략 20°에서 대략 50°의 범위 내에 있다. 더 바람직하게, 각도 θ는 대략 35°에서 대략 45° 범위 내에 있다. 소스측 할로 주입에 대한 적절한 파라미터 세트는, 대략 1×1013ions/cm3과 대략 1×1016ions/cm3 사이의 범위를 갖는 도스에서 P-타입 전도성 불순물을 주입하는 것과, 대략 100 일렉트론 볼트(eV)와 대략 50킬로 일렉트론 볼트(keV) 사이의 범위를 갖는 주입 에너지를 사용하는 것을 포함한다. 경사된 불순물 주입은 화살표(124)로 나타낸다. 상기 주입 에너지 및 주입 도스는 N-채널 절연된 게이트 전계 효과 트랜지스터를 형성하기 위한 예시적인 값이며, 본 발명의 제한요소가 아니다. 본 기술분야에서 통상의 지식을 가진자가 인식하는 바와 같이, P-채널 절연된 게이트 전계 효과 트랜지스터에 대한 주입 에너지와 주입 도스는 서로 다르다. 예를 들어, P-채널 절연된 게이트 전계 효과 트랜지스터에 할로 영역을 형성하기 위한 적절한 주입 도스는 대략 1keV에서 대략 100keV까지의 범위를 갖는다. 상기 불순물은 급속 열적 어닐링(RTA) 공정 또는 종래 퍼니스 어닐링 공정을 사용하여 어닐링될 수 있다. 예시적인 방식으로, 반도체 디바이스(100)는 대략 800도씨(℃)와 대략 1,100℃ 사이의 범위를 갖는 온도로 가열하여 어닐링된다. 반도체 소자(100)를 어닐링하는 것은, 불순물로 하여금 수직 및 수평 방향 양쪽으로 확산되도록 한다.
여전히, 도 2를 참조하면, 유전 물질 층(126)은 게이트 구조(112) 및 주 표면(104)의 노출된 부분들 위에 증착된다. 예시적인 방식으로, 유전 물질 층(126)은 예컨대, 화학 증기 증착과 같은 증착 기술들에 의해 또는, 게이트 전도체(108A) 및 실리콘(102)의 산화물과 같은 성장 기술들에 의해 형성된 산화물이다. 바람직하게 산화물 층(126)은 대략 50Å과 대략 1500Å 사이의 범위에서 두께를 갖는다.
이제, 도 3을 참조하면, 산화물 층(126)은 스페이서들(127)을 형성하기 위하여, 그리고 주 표면(104)을 노출시키기 위하여 이방적으로 식각된다. 비소와 같은 N-타입 전도성 불순물은, 불순물 영역들(136 및 138)을 형성하기 위해 반도체 물질(102)에 주입된다. 불순물 영역들(136 및 138)의 부분들(136A 및 138A)은 각각 소스 및 드레인 확장으로서 제공된다. 바람직하게, 확장 주입은 실직적으로 주 표면(104)에 수직인 (점선(122)으로 나타낸) 방향에 대해 각도 α를 만드는 단일 트위스트 경사 주입이며, 여기서 각도 α는 90°보다 작으며, 바람직하게는 대략 0°에서 대략 25°의 범위를 갖는다. 더욱 바람직하게, 각도 α는 대략 0°에서 대략 10°의 범위를 가진다. 본 기술분야에서 통상의 지식을 가진자가 인식할 수 있는 바와 같이, 단일 트위스트 주입은, 후속적인 비대칭 확장 주입이 수행될 수 있도록, 웨이퍼들이 주 표면(104)에 수직인 축에 대해 웨이퍼들이 회전되지 않은 것이다. 소스 및 드레인 확장 주입에 대한 적절한 파라미터들은, 대략 100eV와 대략 20keV 사이의 범위를 갖는 주입 에너지를 사용하여 대략 1×1014ions/cm2와 대략 1×1016ions/cm2 사이의 범위를 갖는 도스에서 N-타입 전도성 불순물을 주입하는 것을 포함한다. 경사된 불순물 주입은 화살표(130)로 표시된다. 상기 에너지 및 도스는 예시적인 값들이며, 본 발명의 제한요소가 아니다. 상기 주입은 급속 열적 어닐링(RTA) 공정 또는 종래 퍼니스 어닐링 공정을 사용하여 어닐링될 수 있다. 예시적인 방식으로, 반도체 디바이스(100)는 대략 800℃와 대략 1100℃ 사이의 범위를 갖는 온도로 가열하여 어닐링된다. 반도체 소자(100)를 어닐링하는 것은, 불술물로 하여금 수직 및 수평 방향 양쪽으로 확산되게 한다. 따라서, N-타입 불순물은 게이트 구조(112) 아래의 측면(114)으로부터 게이트 구조(112)의 측면(116)으로, 그리고 가능하다면 그 측면(116) 아래로 확산된다.
소스 및 드레인 확산 영역들(136A 및 138A)은 경사각 주입인 단일 트위스트를 사용하여 각각 형성되기 때문에, 이들은 게이트 구조(112)에 대해 비대칭적이다. 소스 확장 영역(136A)은 측면(114)에서 반도체 기판(102) 내부로, 그리고 게이트 구조(112) 아래로 확장되는 반면, 드레인 확장 구조(138A)는 반도체 기판(102) 내부로 확장되며, 측면(116)으로부터 게이트 구조(112) 아래로 확장될 수 있거나 게이트 구조(112)의 측면(116)에서 수평적으로 일정 간격 떨어져 있을 수 있다. 따라서, 본 발명은, 드레인 확장 영역(138A)이 게이트 구조(112) 아래로 확장되는 실시예, 및 드레인 확장 영역(138A)이 게이트 구조(112) 아래로 확장되지 않는 실시예들을 고려한다. 드레인 확장 영역(138A)이 측면(116)으로부터 일정 간격 떨어져 있는 실시예들에 대하여, 드레인 확장 영역(138A) 및 측면(116) 사이의 거리 D는, 주입 각도 및 게이트 구조(112)의 높이에 부분적으로 의존한다. 게다가, 어닐링 공정은 드레인 확장 영역(138A) 및 측면(116) 사이의 거리에 영향을 미친다. 어닐링 온도가 점점 더 높아지고 어닐링 시간이 점점 더 길어질수록, 측면(116)으로 확산되는 드레인 확장 영역(138A)은 점점 더 가까워진다. 소스 확장 영역(136A)이 제1측면(114)에 근접하기 때문에, 제1측면(114)에 근접하다고 한다. 이와 같이, 드레인 확장 영역(138A)은 제2측면(116)에 근접하다고 한다.
여전히 도 3을 참조하면, 대략 200Å과 대략 1500Å 사이의 범위 내에서 두께는 갖는 실리콘 나이트라이드 층(146)은, 게이트 구조(112), 스페이서들(127 및 128), 및 주 표면(104)의 노출된 부분들 위에 형성된다. 예시적인 방식으로, 실리콘 나이트라이드 층(146)은 화학 증기 증착 기술을 사용하여 증착된다. 대안적으로, 층(146)은 산화물 층 또는 스페이서들을 형성하기 위한 적절한 임의의 물질 층이 될 수 있다.
도 4를 참조하면, 실리콘 나이트라이드 층(146)은 스페이서들(152 및 154)을 형성하기 위해 이방적으로 식각된다. 따라서, 스페이서(127)는 스페이서(152)와 게이트 구조(112)의 측면 사이에 있고, 스페이서(128)는 스페이서(154)와 게이트 구조(112)의 측면(116) 사이에 있다. 0° 소스/드레인 주입은 소스 영역(156) 및 드레인 영역(158)을 형성하기 위해 수행된다. 따라서, 소스 영역(156)은 스페이서(152) 및 측면(114)으로부터 일정 간격 떨어져 있으며 그것들에 정렬되고, 드레인 영역(158)은 스페이서(154) 및 측면(16)로부터 일정 간격 떨어져 있으며 그것들에 정렬된다. 소스/드레인 주입은 또한, 게이트 구조(112)를 도핑한다. 소스/드레인 주입에 대한 적절한 파라미터 세트는, 예컨대, 대략 1×1014ions/cm2와 대략 1×1016ions/cm2 사이의 범위를 갖는 도스에서 인과 같은 N-타입 전도성 불순물을 주입하는 것과, 대략 5keV 및 대략 100keV 사이의 범위를 갖는 주입 에너지를 사용하는 것을 포함한다. 반도체 소자(100)는 대략 800℃와 1100℃ 사이의 온도로 가열하는 것에 의해 어닐링된다.
여전히 도 4를 참조하면, 선택적인 습식 식각이, 게이트 전도체(108A)의 상부면(118)을 따라 임의의 산화물을 제거하고, 주 표면(104) 위에 배치된 임의의 산화물 층을 제거하기 위하여 수행된다. 내화 금속 층(160)은 상부면(118), 스페이서들(152 및 154), 및 실리콘 표면(104)의 노출된 부분들 위에 증착된다. 예시적인 방식으로, 내화 금속 층(160)은 대략 50Å과 대략 30Å 사이의 범위의 두께를 갖는 코발트이다.
이제 도 5를 참조하면, 내화 금속 층(160)은 600℃와 700℃ 사이의 범위를 갖는 온도로 가열된다. 가열 처리는, 코발트가 실리콘과 접촉하는 모든 영역에서 코발트 실리사이드(CoSi2)를 형성하기 위하여 코발트로 하여금 실리콘과 반응하게 한다. 따라서, 코발트 실리사이드(164)는 게이트 전도체(108A)로부터 형성되고, 코발트 실리사이드(166)는 소스 영역(156)으로부터 형성되고, 코발트 실리사이드(168)는 드레인 영역(158)으로부터 형성된다. 스페이서들(152 및 154) 위에 배치된 코발트 부분들은 반응하지 않고 남아있다. 실리사이드의 타입은 본 발명의 제한요소가 아니라는 것을 인정해야 한다. 예를 들어, 다른 적절한 실리사이드들은, 티타늄 실리사이드(TiSi), 플래티늄 실리사이드(PtSi), 니켈 실리사이드(NiSi) 등을 포함한다. 본 기술분야에서 통상의 지식을 가진 자가 인식하는 바와 같이, 실리콘은 실리사이드를 형성하는 동안 소비되고, 소비된 총 실리콘은 형성될 실리콘 타입의 기능이다. 따라서, 실리사이드(164)는 게이트 전도체(108A)로 확장하는 것으로 도시되고, 실리사이드(166)는 소스 영역(156)으로 확장하는 것으로 도시되며, 실리사이드(168)는 드레인 영역(158)으로 확장하는 것으로 도시된다.
여전히, 도 5를 참조하면, 반응하지 않은 코발트는 본 기술분야에서 통상의 지식을 가진 자에게 알려진 공정들을 사용하여 제거된다. 반응하지 않은 코발트를 제거하는 것은, 게이트 전도체(108A), 소스 영역(156), 및 드레인 영역(158)을 서로 전기적으로 고립시킨다.
도 6을 참조하면, 유전 물질 층(170)은 실리사이드 영역들을 포함하는 구조 위에 형성된다. 예시적인 방식으로, 유전 물질(170)은 대략 5000Å과 1500Å 사이의 범위에서 두께를 갖는 산화물이다. 개구들(Openings)은 실리사이드 층들(164, 166 및 168)의 부분들을 노출시키기 위하여 산화물 층(170)에 형성된다. 본 기술분야에서 통상의 지식을 가진 자에게 알려진 기술들을 사용하여, 노출된 실리사이드 층들(164, 166 및 168)에 접촉하는 전기적 전도체들 및 전극들이 형성된다. 특히, 게이트 전극(174)은 게이트 실리사이드(164)와 접촉하고, 소스 전극(176)은 실리사이드 층(166)과 접촉하고, 드레인 전극(178)은 드레인 실리사이드 층(168)과 접촉한다.
지금까지, 절연된 게이트 반도체 소자 및 상기 반도체 소자를 제조하기 위한 방법이 제공되었다는 것을 인정해야 한다. 본 발명의 한 양상에 따르면, 상기 소자는 비대칭 소스 및 드레인 확장 영역들을 가지며, 상기 소스 확장 영역은 게이트 구조 아래로 확장되고, 상기 드레인 확장 영역은 게이트 구조 아래로 확장될 수 있고, 게이트 구조의 에지(edge)에 정렬될 수 있거나, 상기 게이트 구조로부터 수평하게 간격을 유지할 수 있다. 게이트 구조 아래로 소스 확장 영역을 형성하는 것(즉, 소스측 확장 영역과 더불어 게이트 구조의 오버랩을 증가시키는 것)은 반도체 소자의 소스측 저항을 더 낮추고 게이트-투-소스 전압을 증가시키며, 그에 따라 더 많은 유도 전류를 제공한다. 이것은 반도체 소자의 DC 성능을 향상시킨다. 게다가, 드레인 측 확장 영역과 더불어 게이트 구조의 오버랩을 감소시키거나 제거하는 것은, 반도체 소자의 AC 성능을 향상시키는 드레인 측 밀러 커패시턴스를 감소시킨다. 더욱이, 게이트 구조와 드레인 측 확장 영역 사이의 오버랩 양을 감소시키는 것은, 게이트-드레인 방향 터널링 전류를 감소시킨다. 소스측 비대칭 할로 영역은, 반도체 소자의 DC 성능을 향상시키는 드레인 확장 영역에 근접한 채널 도핑을 감소시킨다. 드레인 확장 영역 근처의 더 낮은 채널 도핑은 또한, 접합 커패시턴스를 더 감소시키고, 그에 따라, 반도체 소자의 AC 성능을 향상시킨다. 이러한 향상은 특히, 반도체 소자가 SOI 소자일 때 이롭다. 다른 불순물 영역들을 형성하기 이전에 할로 영역을 형성하는 것은, 비대칭 확장 영역들을 사용할 때 더 나은 문턱 전압 롤-오프 제어를 제공하고, 채널 영역의 중앙에 더 근접한 할로 영역의 형성을 가능하게 하며, 그에 따라, 확장 영역들을 형성하는 동안 카운터 도핑을 방지한다.
비록 특정한 바람직한 실시예들 및 방법들이 여기서 공개되었으나, 그러한 실시예들 및 방법들의 변형물 및 수정물들이 본 발명의 사상 및 범위로부터 벗어남 없이 만들어질 수 있는 기술분야에서 통상의 지식을 가진 자에게 상기 명세서로부터 명백할 것이다.

Claims (10)

  1. 반도체 소자(100)를 제조하는 방법으로서,
    주 표면(104)을 가지는 제1 전도성 타입의 반도체 물질(102)을 제공하는 단계와;
    상기 주 표면(104) 위에 게이트 구조(112)를 형성하는 단계와; 상기 게이트 구조(112)는 제1측면(114), 제2측면(116) 및 상부면(118)을 가지며;
    상기 주 표면(104)에 수직 방향으로 90°보다 작은 각을 만드는 경사 주입을 사용하여 반도체 물질(102)에 제1 전도성 타입 불순물을 비대칭적으로 주입하는 단계와; 여기서 상기 불순물 부분은 상기 게이트 구조(112)의 제1측면(114)에 근접하며 제1할로 영역(120)으로서 제공되며; 그리고
    반도체 물질에서 제2 전도성 타입의 제1 불순물 영역(156) 및 제2 불순물 영역(158)을 형성하는 단계와, 상기 제1 불순물 영역(156)은 게이트 구조(112)의 제1측면(114)에 근접하고, 상기 제2 불순물 영역(158)은 상기 게이트 구조(112)의 제2측면에 근접한 것을 특징으로 하는 반도체 소자(100) 제조 방법.
  2. 제 1항에 있어서, 상기 반도체 물질(102)에 불순물을 비대칭적으로 주입하는 단계는, 20°와 50°사이의 범위를 갖는 각도로 주입하는 것을 특징으로 하는 반도체 소자(100) 제조 방법.
  3. 제 1항에 있어서, 상기 반도체 물질(102)에 불순물을 비대칭적으로 주입하는 단계는, 35°와 45 °사이의 범위를 갖는 각도로 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자(100) 제조 방법.
  4. 제 1항에 있어서,
    상기 게이트 구조(112)의 제1측면(114)에 근접한 제1 스페이서(127) 및 상기 게이트 구조(112)의 제2측면(116)에 근접한 제2 스페이서(128)를 형성하는 단계와; 그리고
    상기 주 표면(104)에 수직인 방향으로 90°보다 작은 각을 만드는 경사 주입을 사용하여 반도체 물질(102)에 제2 전도성 타입의 불순물을 주입하는 단계를 더 포함하며, 상기 불순물 부분은 게이트 구조(112)의 제1측면(114)에 근접하고 제1 확장 영역(136A)으로서 제공되며, 여기서 제1 확장 영역(136A)은 제1 측면(114)으로부터 게이트 구조(112) 아래로 확장되는 것을 특징으로 하는 반도체 소자(100) 제조 방법.
  5. 제 4항에 있어서, 상기 불순물 부분은 상기 게이트 구조(112)의 제2측면(116)에 근접하고, 제2 확장 영역(138A)으로서 제공되는 것을 특징으로 하는 반도체 소자(100) 제조 방법.
  6. 제 5항에 있어서, 상기 제2 확장 영역(138A)은 상기 게이트 구조(112)의 제2측면(116)으로부터 일정 간격 떨어져 있는 것을 특징으로 하는 반도체 소자(100) 제조 방법.
  7. 반도체 소자(100)를 제조하는 방법으로서,
    주 표면(104)을 가지는 제1 전도성 타입의 반도체 물질(102)을 제공하는 단계와;
    상기 주 표면(104) 위에 게이트 구조(112)를 형성하는 단계와, 상기 게이트 구조(112)는 제1측면(114), 제2측면(116) 및 상부면(118)을 가지며;
    상기 게이트 구조(112)의 제1측면(114)에 근접한 제1 전도성 타입의 할로 영역(120)을 형성하는 단계와;
    상기 게이트 구조(112)의 제1측면(114)에 근접한 제1 스페이서(127)와, 상기 게이트 구조(112)의 제2측면(116)에 근접한 제2 스페이서(128)를 형성하는 단계와;
    경사 주입을 사용하여 상기 반도체 물질(102)에 제2 전도성 타입의 불순물을 주입하는 단계와, 여기서 상기 경사 주입은 상기 주 표면(104)에 수직인 방향으로 0°에서 90° 사이의 각도를 만들며, 상기 불순물 한 부분은 게이트 구조(112)의 제1측면(114)에 근접하고 게이트 구조(112) 아래로 확장되고 제1 불순물 확장 영역(136A)로서 제공되며, 제2 전도성 타입의 불순물의 다른 부분은 상기 게이트 구조(112)의 제2측면(116)에 근접하고 제2 불순물 확장 영역(138A)으로서 제공되며;
    제1 스페이서(127) 및 제2스페이서(128)에 근접한 제3 스페이서(152) 및 제4 스페이서(154)를 각각 형성하는 단계와;
    반도체 물질(102)에서 제2 전도성 타입의 소스 영역(156)을 형성하는 단계와; 상기 소스 영역(156)은 상기 제1 스페이서(127) 및 제3 스페이서(152)에 의해 제1 측면(114)으로부터 일정 간격 떨어진 것을 특징으로 하며; 그리고
    상기 반도체 물질(102)에서 제2 전도성 타입의 드레인 영역(158)을 형성하는 단계를 포함하며, 상기 드레인 영역(158)은 상기 제2 스페이서(128) 및 제4 스페이서(154)에 의해 제2 측면(116)으로부터 일정 간격 떨어져 있는 것을 특징으로 하는 반도체 소자(100) 제조 방법.
  8. 제 7항에 있어서, 상기 할로 영역(120)을 형성하는 단계는, 경사 주입을 사용하여 상기 반도체 물질(102)에 제1 전도성 타입의 불순물을 주입하는 단계를 포함하며, 상기 경사 주입은 상기 주 표면(104)에 수직인 방향으로 20°와 50° 사이의 각도를 만드는 것을 특징으로 하는 반도체 소자(100) 제조 방법.
  9. 반도체 소자(100)로서,
    주 표면(104)을 가지는 반도체 물질(102)과;
    상기 주 표면(104) 위에 배치된 게이트 구조(112)와; 상기 게이트 구조(112)는 제1측면(114) 및 제2측면(116)을 가지며;
    상기 반도체 물질(102) 내의 소스측 할로 영역(120)과;
    상기 반도체 물질(102) 내의 소스 확장 영역(136A) 및 드레인 확장 영역(138A)과; 여기서 상기 소스 확장 영역(136A)은 제1측면(114)으로부터 게이트 구조(112) 아래의 상기 반도체 물질(102)로 확장되고, 상기 드레인 확장 영역(138A)은 상기 게이트 구조(112)의 제2측면(116)에 근접하며; 그리고
    반도체 물질(102) 내의 소스 영역(156) 및 드레인 영역(158)을 포함하며, 상기 소스 영역(156) 및 드레인 영역(158)은 각각 소스 확장 영역(136A) 및 드레인 확장 영역(138A)에 근접한 것을 특징으로 하는 반도체 소자(100).
  10. 제 9항에 있어서,
    상기 게이트 구조(112)의 제1측면(114) 및 제2측면(116) 각각에 근접한 제1 스페이서(127) 및 제2 스페이서(128)와, 상기 드레인 확장 영역(138A)은 상기 게이트 구조(112)의 제2측면(116)으로부터 수평으로 일정 간격 떨어져 있으며; 그리고
    상기 제1 스페이서(127) 및 제2 스페이서(128) 각각에 근접한 제3 스페이서(152) 및 제4 스페이서(154)를 포함하며, 상기 소스 영역(156) 및 드레인 영역(158)은 상기 제3 스페이서(152) 및 제4 스페이서(154) 각각에 정렬되는 것을 특징으로 하는 반도체 소자(100).
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