JP2005191576A - 半導体デバイス及びその製造方法 - Google Patents

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Abstract

【課題】 ソース／ドレイン領域のリン（Ｐ）ドーパント拡散を使用してＬＤＤ接合の勾配を緩和して、しきい値電圧のロールオフ特性並びにＢＶＤssを改善する。
【解決手段】 本発明による半導体デバイスは、半導体基体上にあって、下側に位置するゲート絶縁層を有するゲート電極と、半導体基体内において互いに離間し、ゲート電極と位置合わせされている１対の軽度にドープされた領域と、半導体基体内において互いに離間し、１対の軽度にドープされた領域とそれぞれ部分的に重なっている１対の重度にドープされた領域と、１対の軽度にドープされた領域を囲っている１対の拡散ソース／ドレイン領域とを含む。
【選択図】 図２

Description

本発明は、半導体デバイス及びその製造方法に関し、本方法においては、重度にドープされたソース／ドレイン領域内に追加注入されるドーパントの拡散特性を使用して、軽度にドープされたドレイン（LＤＤ）接合の勾配を緩和する。
二重拡散ドレイン（ＤＤＤ）構造は、一般に0.35μｍよりも長いチャンネル長を有するデバイスのホットキャリヤ効果等を改善するために使用されてきた。このようなデバイスにおいては、ソースとドレインとの間の降伏電圧（ＢＶＤss）、並びにしきい値電圧のロールオフは問題にならない。
最近になって、半導体デバイスの集積度を高くするためにチャンネル長が短縮されるにようにつれて、短チャンネル効果が増加するためにＤＤＤ構造は徐々に使用されなくなってきた。
小電力デバイスにとっては、接合漏洩を小さくするために、しきい値電圧及びＢＶＤssを高くすることが有利である。従って、ＤＤＤ構造が部分的に使用されている。
それでも、短チャンネル効果が上述した問題を有しているために、ＤＤＤ構造を使用するのを困難にしている。
例えば、漏洩電流が小さい小電力デバイスとしてのトランジスタは、短縮されたチャンネル長に起因する短チャンネル効果を改善するために、普通のＤＤＤ構造の代わりにＬＤＤ構造を使用する傾向がある。接合構成をこのように変更すると、ソースとドレインとの間の降伏電圧（ＢＶＤss）が低くなる。これは、ＬＤＤドーパントを増加させると、ｎ型ＬＤＤとｐ型ウェルとの間に急速に接合が形成され、この接合領域からの漏洩が増加するからであると説明することができる。
一方、従来のｐ型ドーパントを追加注入するプロセスは、ＬＤＤ領域においてではなく、ソース／ドレイン領域における接合プロファイルの勾配を緩和することによって、主として漏洩特性及びキャパシタンスを改善するために使用されている。
図１ａは、従来技術による二重拡散ドレインを有する半導体デバイスの断面図であり、図１ｂは軽度にドープされたドレインを有する半導体デバイスの断面図である。
図１ａを参照する。半導体基体上に、浅いトレンチ絶縁層（ＳＴＩ）１６、及びｎ-ウェルまたはｐ-ウェル１１を形成させる。30Å厚のゲート酸化物層１２を、基体上に形成させる。次いで、ポリシリコン層１３を基体上に堆積させる。
次いで、フォトリソグラフィによってポリシリコン層をパターン化することにより、ゲート１３を形成させる。
次に、イオン注入によって、ｎ-またはｐ-ウェル１１内にＰＭＯＳまたはＮＭＯＳ ＤＤＤ領域１４を形成させる。
基体上に窒化物層を堆積させ、その窒化物層をエッチングすることによってゲート１３に側壁スペーサ１８を設ける。
次に、ヒ素（Ａs）及びリン（Ｐ）イオンのドーパントを使用し、基体に対してイオン注入を遂行し、ソース領域１５及びドレイン領域１９を形成させる。
次いで、基体に対してシリサイド化を遂行し、ゲート１３、ソース領域１５、及びドレイン領域１９上にコバルト（Ｃo）のシリサイド層１７を形成させる。
図１ｂを参照する。ＬＤＤ構造を有する半導体デバイスの製造プロセスは、図１ａのＤＤＤ構造を有する半導体デバイスの製造プロセスに類似しているが、図１ａにおいてはイオン注入によってＰＭＯＳまたはＮＭＯＳ ＤＤＤ領域１４を形成しているのに対して、図１ｂにおいてはＰＭＯＳまたはＮＭＯＳ ＬＤＤ領域を形成することが異なる。
しかしながら、従来技術においては、小電力デバイスに対してＤＤＤまたはＬＤＤ構造を適用する場合には、短チャンネル効果問題が発生する。
更に、ＬＤＤ領域には、高い電界が印加されるようになる。
従って、本発明は、従来技術の制限及び欠陥に起因する１もしくはそれ以上の問題を実質的に解消した半導体、及びその製造方法を提供しようとするものである。
本発明の目的は、半導体及びその製造方法を提供することであり、本方法においてはソース／ドレイン領域のリンドーパント拡散を使用してＬＤＤ接合の勾配を緩和し、それによってしきい値電圧のロールオフ特性並びにＢＶＤssを改善する。
本発明の他の長所、目的、及び特色は以下の説明から明白になるであろう。また、当業者ならば、以下の説明を精査することにより部分的に理解することも、または本発明の実施から学習することもできよう。本発明の目的及び他の長所は、以下の説明、特許請求の範囲、及び添付図面に特定的に指摘されている構造から理解されよう。
これらの目的、及び他の長所を達成するために、及び本発明の目的によれば、本発明による半導体デバイスは、半導体基体上にあって下側に位置するゲート絶縁層を有するゲート電極と、上記半導体基体内において互いに離間し、上記ゲート電極と位置合わせされている１対の軽度にドープされた領域と、上記半導体基体内において互いに離間し、上記１対の軽度にドープされた領域とそれぞれ部分的に重なっている１対の重度にドープされた領域と、上記１対の軽度にドープされた領域を囲っている１対の拡散ソース／ドレイン領域とを含む。
好ましくは、上記１対の拡散ソース／ドレイン領域は、付加的なドーパントを用いて重度にドープする。
好ましくは、上記付加的なドーパントは、リン（Ｐ）である。
より好ましくは、上記軽度にドープされた領域の接合プロファイルは、付加的なドーパントの横方向拡散によって勾配を緩和させる。
本発明の別の面における半導体デバイスの製造方法は、下側にゲート絶縁層を有するゲート電極を半導体基体上に形成させるステップと、半導体基体内において互いに離間し、上記ゲート電極と位置合わせされている１対の軽度にドープされた領域を形成させるステップと、上記半導体基体内において互いに離間し、上記１対の軽度にドープされた領域とそれぞれ部分的に重なっている１対の重度にドープされた領域を形成させるステップと、上記重度にドープされた領域を付加的なドーパントを用いて重度にドープするステップと、上記付加的なドーパントを上記軽度にドープされた領域に向かって横方向に拡散させ、上記１対の軽度にドープされた領域を囲っている１対の拡散ソース／ドレイン領域を形成させるステップとを含む。
好ましくは、付加的なドーパントは、リン（Ｐ）である。
好ましくは、付加的なドーパントを拡散させ、上記１対の軽度にドープされた領域を囲むことによって二重拡散ドレイン構造を回避する。
好ましくは、上記軽度にドープされた領域の接合プロファイルは、上記付加的なドーパントの横方向拡散によって勾配を緩和させる。
好ましくは、本方法は更に、上記ゲート電極及び上記１対の重度にドープされた領域上にシリサイド層を形成させるステップを含む。
本発明は、ＬＤＤ半導体デバイスのソース／ドレイン領域に高い電界が印可されることを因として劣化するＢＶＤssを高めること、及び短チャンネル効果を減少させることを特徴とする。
本発明においては、ソース／ドレイン領域に追加されるｐ型ドーパントの横方向拡散を使用することによってＬＤＤ領域がｐ型ドーパントによって囲われ、それによって、ＢＶＤss特性及び短チャンネル効果が改善され、プロセスマージンが改善される。
以上の本発明の概要説明、及び以下の詳細な説明は単なる例示に過ぎず、本発明の範囲は特許請求の範囲によってのみ限定されるものであることを理解されたい。
以下に、添付図面に基づいて本発明の好ましい実施の形態を詳細に説明する。添付図面においては、可能な限り、同一のまたは類似の部品に対しては類似の参照番号を付してある。
本発明の主たる特色は、本発明においては小電力デバイスに適用可能なデバイスのソース／ドレイン領域内にｐ型ドーパントを追加注入し、このｐ型ドーパントの横方向拡散を使用してＬＤＤ領域を追加されたｐ型ドーパントによって囲うことである。このようにするには、ＬＤＤ領域のドーパントプロファイルを勾配緩和するように注入エネルギ及びドーパントを最適化し、ＬＤＤ接合に印加される電界を減少させるようにする。また、ＬＤＤ領域の接合の深さを引き下げることによってドーパントプロファイルを勾配緩和し、短チャンネル効果を防止し、そしてしきい値電圧のロールオフ特性を改善する。
即ち、本発明は、ゲート側壁スペーサを形成した後のｐ型ドーパントの拡散を使用することによって、しきい値電圧のロールオフ特性及びＢＶＤss特性が改善されたＭＯＳトランジスタを実現する。
本発明は、0.18μｍ標準ＣＭＯＳプロセスを使用し、以下の諸ステップを含む。
最初に、ゲートを2,500Å 厚に形成させる。ｎまたはｐ型のＬＤＤを形成させる。側壁スペーサをゲートに設ける。イオン注入を遂行し、重度にドープされたソース及びドレイン領域を形成させる。ｐ型ドーパントを重度に再注入し、拡散ソース／ドレイン領域を形成させる。次いで、ｐ型ドーパントの線量及び注入エネルギを最適化しながらｐ型ドーパントの横方向拡散を使用し、拡散ソース／ドレイン領域を形成させる。
図２は、拡散ソース／ドレイン領域によって囲われたＬＤＤ領域を有する本発明による半導体デバイスの断面図である。
図３を参照する。ｐまたはｎ型の単結晶半導体基体上にフィールド酸化物層３６を形成させて、ｎ-またはｐ-ウェル３１のためのｎ活動領域を限定する。
酸化によって、基体の活動領域上にゲート酸化物層３２を形成させる。
ポリシリコンのゲート電極３３を、ゲート酸化物層３２上に形成させる。
基体の活動領域内のゲート電極３３と位置を合わせて、ドーパントによって軽度にドープされたＬＤＤ領域３４を形成させる。
ゲート電極３３の側壁に絶縁層スペーサ３８を設ける。
ヒ素（Ａs）不純物を使用し、ＬＤＤ領域３４に接する基体の活動領域内にｎまたはｐ型ドーパントで重度にドープされたソース及びドレイン領域３５をそれぞれ形成させる。次いで、ソース及びドレイン領域３５内に付加的なｐ型ドーパントを注入し、それらの中にＬＤＤ領域を囲う。
ゲート電極３３、及びソース及びドレイン領域３５の上だけに、コバルト（Ｃo）シリサイド層３７を形成させる。
図３ａ乃至３ｆは、半導体デバイスがＭＯＳトランジスタである場合に、拡散ソース／ドレイン領域によって囲われたＬＤＤ領域を有する本発明による半導体デバイスの製造方法を説明する断面図である。
再度図３ａを参照する。半導体基体のフィールド領域内に、浅いトレンチ絶縁層（ＳＴＩ）によってデバイス絶縁層３６を形成させ、その中に活動領域を限定する。この場合、半導体基体はｎまたはｐ型単結晶半導体基体である。
ｐ-またはｎ-ウェル３１を、半導体基体の活動領域内に形成させる。
半導体基体に対して、しきい値電圧調整のためのイオン注入を遂行する。
半導体基体の活動領域上に30Å 厚の薄い酸化物層３２を形成させる。
薄い酸化物層３２上に、2,500Å 厚のポリシリコン層３３を形成させる。
図３ｂを参照する。ポリシリコン層３３をフォトリソグラフィによってパターン化し、ゲート３３を形成させる。
ゲート３３をＬＤＤイオン注入マスクとして使用して基体に対してＬＤＤイオン注入を遂行し、ゲート３３と位置合わせされたＬＤＤ領域３４を形成させる。
図３ｃを参照する。基体上に1,000乃至1,300Å 厚の酸化物層３８を堆積させる。
図３ｄを参照する。ゲート酸化物層３２だけを含むゲート３３の側壁を残すように酸化物層３８をエッチングし、側壁スペーサ３８を形成させる。
基体に対してソース／ドレインイオン注入を遂行し、ｎ+またはｐ+ソース及びドレイン領域３５を形成させる。このようにすると、ソース／ドレイン領域３５はゲート３３と位置合わせされ、ＬＤＤ領域３４とそれぞれ部分的に重なるようになる。
図３ｅを参照する。基体に対して付加的なｐ型不純物イオン注入を遂行し、ソース及びドレイン領域３５をｐ型ドーパントによって重度にドープする。即ち、ｐ型ドーパントの横方向拡散を使用して、ｐ型拡散ソース／ドレイン領域３９を形成させる。
図３ｆを参照する。基体上に90Å厚のコバルト層を形成させる。次いで、コバルト層の上に150Å 厚のＴiＮ層をスタックさせる。
基体に対して第１の焼鈍を遂行し、ゲート３３及びソース／ドレイン領域３９上にシリサイド層を形成させる。
反応しなかったコバルト及びＴiＮ層を除去する。
次いで、基体に対して第２の焼鈍を遂行し、サリサイド化を完了させる。
即ち、0.18μｍ以下の短チャンネル型の小電力デバイスを実現するために、ｎ+ソース及びドレイン領域３５内にｐ型ドーパントを追加注入してｐ型拡散ソース及びドレイン領域３９を形成させる。次いで、ｐ型ドーパントの拡散特性を使用して、ＬＤＤ領域３４の接合プロファイルの勾配を緩和する。
従って、本発明はＢＶＤssを高め、それによって漏洩電流を減少させる。
図４は、ソースとドレインとの間の降伏電圧（ＢＶＤss）のグラフであって、‘Ｉds’はドレイン飽和電流を表している。
図４において、曲線Ａは、本発明による新しいＬＤＤ構造を用いた場合のＢＶＤssの増加を表している。
図５は、本発明による半導体デバイスにおける短チャンネル効果の改善を示すグラフであって、‘Ｖtl’はしきい値電圧を表している。
図５は、本発明による新しいＬＤＤ構造を用いた場合の短チャンネル効果の改善を示している。
以上説明したように、本発明によれば、ＬＤＤ領域の接合プロファイルの勾配を緩和したことによってソースとドレインとの間の降伏電圧が高められ、それによってＭＯＳトランジスタのオフ状態における漏洩電流を減少させることができる。
また、本発明は、従来技術によるＤＤＤ構造のしきい値電圧のロールオフ特性をも改善する。
更に、本発明は、単にリン（Ｐ）及びコバルト（Ｃo）の注入を適用するだけで、ＬＤＤ領域のプロファイルを制御している。
当業者ならば、本発明に多くの変更及び変化を考案することができよう。従って、本発明はこれらの変更及び変化をも含むことを意図するものである。本発明は、特許請求の範囲によって限定されるものであることを理解されたい。
従来技術による二重拡散ドレインを有する半導体デバイスの断面図である。 軽度にドープされたドレインを有する半導体デバイスの断面図である。 本発明による拡散ソース／ドレイン領域によって囲われたＬＤＤ領域を有する半導体デバイスの断面図である。 本発明による拡散ソース／ドレイン領域によって囲われたＬＤＤ領域を有する半導体デバイスの製造方法を説明するための断面図である。 本発明による拡散ソース／ドレイン領域によって囲われたＬＤＤ領域を有する半導体デバイスの製造方法を説明するための断面図である。 本発明による拡散ソース／ドレイン領域によって囲われたＬＤＤ領域を有する半導体デバイスの製造方法を説明するための断面図である。 本発明による拡散ソース／ドレイン領域によって囲われたＬＤＤ領域を有する半導体デバイスの製造方法を説明するための断面図である。 本発明による拡散ソース／ドレイン領域によって囲われたＬＤＤ領域を有する半導体デバイスの製造方法を説明するための断面図である。 本発明による拡散ソース／ドレイン領域によって囲われたＬＤＤ領域を有する半導体デバイスの製造方法を説明するための断面図である。 ソースとドレインとの間の降伏電圧を示すグラフである。 本発明による半導体デバイスにおける短チャンネル効果の改善を示すグラフである。
符号の説明
１１、２１、３１ ウェル
１２、２２、３２ ゲート酸化物
１３、２３、３３ ゲート電極
１４ ＤＤＤ領域
２４、３４ ＬＤＤ領域
１５、２５、３５ ソース／ドレイン領域
１６、２６、３６ フィールド酸化物層
１７、２７、３７ シリサイド層
１８、２８、３８ スペーサ
１９、２９、３９ 拡散ソース／ドレイン領域

Claims (9)

  1. 半導体デバイスであって、
    上記半導体基体上にあって下側に位置するゲート絶縁層を有するゲート電極と、
    上記半導体基体内において互いに離間し、上記ゲート電極と位置合わせされている１対の軽度にドープされた領域と、
    上記半導体基体内において互いに離間し、上記１対の軽度にドープされた領域とそれぞれ部分的に重なっている１対の重度にドープされた領域と、
    上記１対の軽度にドープされた領域を囲っている１対の拡散ソース／ドレイン領域と、を含むことを特徴とする半導体デバイス。
  2. 上記１対の拡散ソース／ドレイン領域は、付加的なドーパントを用いて重度にドープすることを特徴とする請求項１に記載の半導体デバイス。
  3. 上記付加的なドーパントは、リン（Ｐ）であることを特徴とする請求項２に記載の半導体デバイス。
  4. 上記軽度にドープされた領域の接合プロファイルは、付加的なドーパントの横方向拡散によって勾配緩和されていることを特徴とする請求項２に記載の半導体デバイス。
  5. 半導体デバイスの製造方法であって、
    下側にゲート絶縁層を有するゲート電極を半導体基体上に形成させるステップと、
    半導体基体内において互いに離間し、上記ゲート電極と位置合わせされている１対の軽度にドープされた領域を形成させるステップと、
    上記ゲート電極の側壁にスペーサを形成させるステップと、
    上記半導体基体内において互いに離間し、上記１対の軽度にドープされた領域とそれぞれ部分的に重なっている１対の重度にドープされた領域を形成させるステップと、
    上記重度にドープされた領域を付加的なドーパントを用いて重度にドープするステップと、
    上記付加的なドーパントを上記軽度にドープされた領域に向かって横方向に拡散させ、上記１対の軽度にドープされた領域を囲っている１対の拡散ソース／ドレイン領域を形成させるステップと、
    を含むことを特徴とする方法。
  6. 上記付加的なドーパントは、リン（Ｐ）であることを特徴とする請求項５に記載の方法。
  7. 上記付加的なドーパントを拡散させ、上記１対の軽度にドープされた領域を囲むことによって二重拡散ドレイン構造（ＤＤＤ）を回避することを特徴とする請求項５に記載の方法。
  8. 上記軽度にドープされた領域の接合プロファイルは、上記付加的なドーパントの横方向拡散によって勾配緩和されることを特徴とする請求項５に記載の方法。
  9. 上記ゲート電極及び上記１対の重度にドープされた領域上にシリサイド層を形成させるステップを更に含むことを特徴とする請求項５に記載の方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602017B2 (en) * 2007-03-13 2009-10-13 Fairchild Semiconductor Corporation Short channel LV, MV, and HV CMOS devices
KR20090007053A (ko) * 2007-07-13 2009-01-16 매그나칩 반도체 유한회사 고전압 소자 및 그 제조방법
CN101740392B (zh) * 2008-11-27 2012-01-25 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管、半导体器件及其制造方法
US7977743B2 (en) * 2009-02-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Alternating-doping profile for source/drain of a FET
US9117843B2 (en) * 2011-09-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Device with engineered epitaxial region and methods of making same
KR102259080B1 (ko) 2014-09-23 2021-06-03 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102230198B1 (ko) 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10636873B2 (en) * 2017-11-22 2020-04-28 Vanguard International Semiconductor Corporation Method of fabricating semiconductor device
CN114420760B (zh) * 2022-03-28 2022-05-31 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路
CN115020343B (zh) * 2022-07-19 2023-01-31 合肥晶合集成电路股份有限公司 一种半导体器件的制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5171700A (en) * 1991-04-01 1992-12-15 Sgs-Thomson Microelectronics, Inc. Field effect transistor structure and method
WO1994027325A1 (en) * 1993-05-07 1994-11-24 Vlsi Technology, Inc. Integrated circuit structure and method
US5675166A (en) * 1995-07-07 1997-10-07 Motorola, Inc. FET with stable threshold voltage and method of manufacturing the same
US6300662B1 (en) * 1996-10-01 2001-10-09 Analog Devices, Inc. Electronic programmable read-only-memory including a charge storage capacitor coupled to the gate electrode
US6693001B2 (en) * 1997-03-14 2004-02-17 Renesas Technology Corporation Process for producing semiconductor integrated circuit device
US5952693A (en) * 1997-09-05 1999-09-14 Advanced Micro Devices, Inc. CMOS semiconductor device comprising graded junctions with reduced junction capacitance
US6353245B1 (en) * 1998-04-09 2002-03-05 Texas Instruments Incorporated Body-tied-to-source partially depleted SOI MOSFET
US6180464B1 (en) * 1998-11-24 2001-01-30 Advanced Micro Devices, Inc. Metal oxide semiconductor device with localized laterally doped channel
JP3911585B2 (ja) * 1999-05-18 2007-05-09 富士通株式会社 半導体装置およびその製造方法
KR100361533B1 (en) 2001-03-29 2002-11-23 Hynix Semiconductor Inc Method for fabricating semiconductor device
US7274076B2 (en) * 2003-10-20 2007-09-25 Micron Technology, Inc. Threshold voltage adjustment for long channel transistors

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