JPH11261069A - 低ｃｇｄの有益性を有する改良型ｃｍｏｓ、改良したドーピングプロファイル、及び化学的処理に対する非鋭敏性のための注入の側壁プロセス及び方法 - Google Patents

低ｃｇｄの有益性を有する改良型ｃｍｏｓ、改良したドーピングプロファイル、及び化学的処理に対する非鋭敏性のための注入の側壁プロセス及び方法

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JPH11261069A JP10377032A JP37703298A JPH11261069A JP H11261069 A JPH11261069 A JP H11261069A JP 10377032 A JP10377032 A JP 10377032A JP 37703298 A JP37703298 A JP 37703298A JP H11261069 A JPH11261069 A JP H11261069A
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Abstract

(57)【要約】 【課題】 短チャネル効果を低減するのと同様に、チャ
ネル表面の下方にドーピングピークを有して配置される
ポケットを含むこと及び１又はドレイン拡張領域内部か
らチャネル領域への横方向の広がり長さが低減されたチ
ャネル表面で高濃度のポケットドーピングを含むことに
よる改良した表面移動度を有するトランジスタ及び２の
製造方法を提供すること。 【解決手段】 エッジ阻止材料（２４）はゲート電極
（２２）または不処分ゲート構造体に隣接して位置し得
るか、または不処分ゲート構造体の一部分であり得る。
角度を付けたポケット注入の際、エッジ阻止材料（２
４）は多少のドーパントが半導体本体（１０）に侵入す
ることを阻止し、エッジ阻止材料の下方にあるポケット
領域（１８）は半導体本体（１０）の表面下方に所定の
距離を置いて位置している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は一般にＣＭＯＳト
ランジスタの分野に関し、特に、ＣＭＯＳトランジスタ
用の側壁プロセスに関する。
【０００２】
【従来の技術及びその課題】半導体装置がより小寸法に
縮小化されるにつれて、一般に０．１μｍ等のサブミク
ロン領域においては、高い駆動電流及び小型で短いチャ
ネル効果（即ち、低減したしきい値電圧ロールオフ）を
有するトランジスタを製造することが増々困難となって
きている。そのために、ポケット注入プロセスが実施さ
れてきており、この結果、しきい値電圧（Ｖｔ）ロール
オフの低減、公称値Ｖｔの低減、及び公称の駆動電流の
改善が図られている。このポケット注入プロセスは、ソ
ース／ドレイン（及び／又はソース／ドレイン拡張）領
域に対して使用する型とは反対のドーパントの領域（本
願では、ポケット領域と称する）が、ソース／ドレイン
（及び／又はソース／ドレイン拡張）領域に隣接して形
成される。ポケット領域の横方向への広がりはＭＯＳＦ
ＥＴのチャネル長を一般に下回っており、このためポケ
ットを形成することによって、ソース及び／又はドレイ
ン及び／又はドレイン拡張領域からチャネル領域の内部
にかけてドーパント領域は横方向に不均一になってしま
う。ポケット注入は短チャネル効果を低減し得るが、こ
のポケット注入はドレイン拡張（及び／又はソース拡
張）領域の先端に最も近いチャネル表面ドーピングをチ
ャネル領域の内部に対して可成り横方向に広がりを持た
せてしまう。このことは順次、ドーパント散乱のために
表面移動度を低下させる。このため、駆動電流はより低
い公称値Ｖｔに起因するポケット注入によって改善され
るが、この駆動電流は高められたドーパント散乱に起因
し得る程には改善されない。
【０００３】また、ソース及び／又はドレイン拡張領域
（以下において、「ドレイン拡張領域」と称する）のド
ーピングプロセスが実施されてきて、この結果、ソース
及び／又はドレイン拡張領域の寄生抵抗の低減、Ｖｔロ
ールオフの低減、及び公称の駆動電流の改善が図られて
いる。低寄生抵抗及び低Ｖｔロールオフの双方を達成す
るために、ドレイン拡張領域は十分な接合深さであっ
て、ドレイン拡張領域の小さなゲートオーバーラップを
有する低寄生抵抗を考慮しなければならない。
【０００４】従って、高駆動電流用の改良したポケット
注入プロセスを有する構造体を用意することが望まし
い。また、ドレイン拡張領域の十分に低いゲートオーバ
ーラップを有する低寄生抵抗を含むドレイン拡張領域を
形成するために適度のドレイン拡張注入エネルギーの使
用を考慮した構造体を有することが望まれている。
【０００５】
【課題を解決するための手段】トランジスタ及びエッジ
阻止材料を使用してトランジスタを形成する方法を本願
において開示する。このエッジ阻止材料はゲートまたは
可処分ゲートに隣接して配置し得るか、またはゲート或
いは可処分ゲートの一部分であって良い。角度を付けた
ポケット注入の際に、このエッジ阻止材料はドーパント
の注入範囲を半導体本体中のそれよりも低く制限し、エ
ッジ阻止材料の下方に位置するドーパントは部分的に半
導体本体の表面の下方の所定の距離に位置している。エ
ッジ阻止材料はその一部分が、ゲート電極を貫通する角
度を付けたポケット注入の一部分を半導体本の下方にあ
るチャネル領域に制限する。
【０００６】この発明の利点は、短チャネル効果を低減
すると同様に、チャネル表面の下方にピークのドーピン
グを有して配置されるポケットを含むこと及び／又はド
レイン拡張領域内部からチャネル領域への横方向広がり
が低減されたチャネル表面で高濃度のポケットドーピン
グを含むことによる改良した表面移動度を有するトラン
ジスタを提供することにある。
【０００７】この発明の別の利点は、低減したゲート・
ドレイン間及びゲート・ソース間の容量を有するトラン
ジスタを提供することにある。
【０００８】この発明の別の利点は、洗浄プロセスに対
して比較的に非鋭敏的である側壁スペーサを用いてトラ
ンジスタを形成する方法を提供することにある。
【０００９】前記及び他の利点は図面と関連して本明細
書を参照することによって、当業者には明瞭となろう。
【００１０】
【発明の実施の形態】ここで、この発明をＣＭＯＳプロ
セスを使用して１０分の１ミクロンのｎ型トランジスタ
に関連して説明することとする。この発明の有益性は
（ＮＭＯＳ及びＰＭＯＳは勿論のこと）他のＣＭＯＳプ
ロセス、及びトランジスタ寸法に応用し得ることは当業
者にとって明瞭であろう。この発明は導電型を逆にする
ことによってｐ型トランジスタに応用できることも当業
者にとって明瞭であろう。
【００１１】この発明の第１の実施例を図１に示す。ト
ランジスタ３０はｐ型基板１０に設けられている。基板
１０は基板上に形成したｐ型エピタキシャル層、または
基板或いはエピタキシャル層中に形成したｐ型ウエル領
域に代替的に関連し得る。トランジスタ３０は素子分離
領域１２によって他の素子（図示せず）とは絶縁分離し
ている。素子分離領域にはフィールド酸化物層として示
されている。しかしながら、狭いトレンチ型素子分離等
の他の型式の素子分離もまた使用することができる。領
域１６はドレイン拡張領域として一般に称する高濃度に
ドープした領域（ｎ型）である。トランジスタ３０はま
た深いレベルのソース／ドレイン領域１４も備え得る。
以下において更に説明するように、トランジスタ３０は
付加的にまたは代替的にライズド・ソース／ドレイン領
域（ｒａｉｓｅｄ ｓｏｕｒｃｅ／ｄｒａｉｎ ｒｅｇ
ｉｏｎｓ）を備え得る。
【００１２】ポケット領域１８はドレイン拡張領域１６
とは反対にドープされる。ｎ型トランジスタの場合、領
域１８はｐ型である。ポケット領域１８のピーク濃度は
基板１０の表面から可成りの広がりを以って一定の距離
を置いており及び／又はドレイン拡張領域内部からチャ
ネル領域に広がっているチャネル表面での高濃度ポケッ
トの横方向の広がりはこれから説明するように低減され
る。こうして、伝統的なポケット領域の有益性、即ち、
低減したしきい値電圧ロールオフ、低減した公称値Ｖ
ｔ、及び改良した公称駆動電流値が維持される。また、
従来型ポケットの欠点、即ち、チャネル表面に近い大き
な横方向広がりを覆う高められたドーパント濃度に起因
する強化されたドーパント散乱は可成り低減される。ポ
ケット領域１８は表面にて可成りの横方向の程度までピ
ーク濃度を有しておらず及び／又は基板の表面から一定
の距離を置いているので、チャネルの表面のドーパント
濃度は、従来のトランジスタを形成する各方法に比して
ポケットによって可成り高められることはない。
【００１３】ゲート電極２２はゲート誘電体２０上に位
置している。このゲート誘電体２０は技術上周知の任意
の適切なゲート誘電体であって良い。一般に、ゲート誘
電体２０は酸化物を備えることとなる。ゲート電極２２
は、ポリシリコン、シリサイド、金属、またはこれらの
組合せ等の導電性材料を備えている。
【００１４】１０から２５ｎｍの厚さであることが好ま
しい薄い側壁スペーサ２４は、ゲート電極２２の各側壁
上に位置している。このスペーサ２４は、ドーパントの
注入範囲を低減して、角度を付けた注入の際にドーパン
トがスペーサ２４の下方の基板１０の表面に達するのを
防止したり及び／又は角度を付けた注入の際にドレイン
拡張エッジの内部から基板１０の表面のチャネルまでド
ーパントが横方向に広がるのを低減する材料または材料
の合成物を備えている。スペーサ２４用に選択した材料
は下地の基板よりも小さな注入範囲を有すると共に、部
分的にシリコン窒化物またはシリコン炭化物を含み得
る。また、シリコン窒化物及びシリコン炭化物は、被着
した酸化物のような他の材料に比べて標準的な湿式化学
的洗浄または除去プロセスによってその膜厚が可成り低
減されることのない材料である。
【００１５】ここで、この発明の第１の実施例を形成す
る方法について説明する。基板１０は、技術上周知であ
る素子分離領域１２の形成及び任意の適切な注入それに
しきい値調整注入を通して処理される。
【００１６】図２Ａについて説明すると、ゲート構造体
３２を基板１０上に形成する。このゲート構造体３２
は、技術上既知であるゲート電極及びゲート誘電体また
は可処分ゲート構造体を備え得る。ゲート電極及び誘電
体が（有効ゲートとは対照的に）この時点で形成される
場合、ゲート誘電体はより小型（〜０．１μｍ）のトラ
ンジスタ用の遠隔プラズマ窒化酸化物であって良い。他
の適切なゲート誘電体材料は遠隔プラズマ窒化以外の手
段による酸化物または窒化酸化物を含んでいる。ゲート
パターニング／エッチングは、線幅低減エッチングを用
いたディープＵＶ表面結像リソグラフィー（ｄｅｅｐ
ＵＶ ｓｕｒｆａｃｅ−ｉｍａｇｉｎｇｌｉｓｈｏｇｒ
ａｐｈｙ）によって行って、短いゲート長を得ることが
できる。
【００１７】次いで、ゲート構造体３２の各側壁上に薄
い側壁スペーサ２４を形成する。この側壁スペーサ２４
の形成に先立って、ゲート側壁再酸化プロセスの際に３
から６ｎｍの厚さの薄い熱酸化物を形成して、下地のゲ
ート酸化物に対する如何なるゲートエッチングダメージ
をも部分的に修復するようになし得る。この側壁再酸化
からのこの薄い熱酸化物は図２Ａには図示していない。
同様に、側壁スペーサ２４の形成後、如何なる後続の注
入プロセスの前にもスクリーン酸化物として所望されれ
ば、約２から３ｎｍまでの厚さの薄い熱酸化物を形成す
ることができる。各スペーサ２４は、高濃度にドープし
たドレイン（ＨＤＤ：ｈｉｇｈｌｙ ｄｏｐｅｄ ｄｒ
ａｉｎ）拡張注入に先立って形成される。このことは、
ゲート・ドレイン間容量を低減すべく、またソース及び
ドレイン領域間に過剰な漏れ電流が流れること無くトラ
ンジスタが動作できる最小ゲート長を低減すべく行われ
る。スペーサ２４は阻止材料、好ましくはシリコン窒化
物またはシリコン炭化物を備えている。しかしながら、
スペーサ２４は基板に比して小さい注入範囲を有する任
意の材料を備え得る。この材料は、ドーパントの注入範
囲を低減して、後続の角度を付けた注入の際にスペーサ
２４の下方の基板１０の表面にドーパントが達するのを
防止したり及び／又は後続の角度を付けた注入の際にド
レイン拡張エッジ内部から基板１０の表面のチャネルに
ドーパントが横方向に拡張するのを低減すべく選択され
る。シリコン窒化物またはシリコン炭化物をスペーサ２
４用として使用する別の利点は、後続の浄化またはレジ
スト除去プロセスの際にスペーサ２４の厚さが実質的に
減少しないということである。これとは対照的に、現在
使用されている酸化物スペーサの厚さはこれらの後続の
プロセスによって影響を受けてしまう。トランジスタが
より小さな寸法にと縮小化し続けるにつれて、スペーサ
の膜厚における僅かな変動または制御し得ない低減はト
ランジスタ特性に多大な影響を与えている。
【００１８】図２Ｂについて説明すると、ＮＭＯＳ及び
ＰＭＯＳ ＨＤＤ注入が行われる（ＰＭＯＳ ＨＤＤ領
域は図示していない）。１０ｋｅＶから２０ｋｅＶでヒ
素（ｎ型）またはＢＦ2 （ｐ型）を低減したエネルギー
で注入することが好ましい。（低いダイオード漏れ電流
用の低エネルギーＳｂ、非カウンタードーピング注入等
の）プレアモルファス化注入をより狭い接合用のＰＭＯ
Ｓ ＨＤＤ注入に先立って利用することができる。ＨＤ
Ｄ注入は角度を付けないものとして示される。しかし角
度を付けたＨＤＤ注入も当然可能である。（１０ｋｅＶ
未満等の）十分に低減したエネルギーでのＨＤＤ注入に
対して、ゲート・ソース及びゲート・ドレイン間の容量
を受容できるとすれば、ＨＤＤ注入をスペーサ２４に先
立って行うことができるのはあり得る。ＢＦ2 又はヒ素
に対する代表的なＨＤＤ注入ドーズ量は２×１０14〜
１．２×１０15／ｃｍ2 の範囲にある。
【００１９】次に、図２Ｃに示すように、（ＨＤＤ注入
とは反対の導電型の）角度を付けたポケット注入を行
い、次いで構造体を急速熱アニール（ＲＴＡ：ｒａｐｉ
ｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）に晒すことができ
る。ＢＦ2 及びインジウム（Ｉｎ）のような他のポケッ
ト注入種はエネルギー的にこれらの種の大部分に部分的
に依存する適切な変更と共に使用することができるが、
１５から４５度の注入角度でのホウ素（Ｂ）用の１０か
ら２０ｋｅＶの注入エネルギーがＮＭＯＳポケット注入
に対して利用されることが好ましい。例えば、インジウ
ムは６０から１７０ｋｅＶのエネルギーで注入すること
ができる。各々の角度を付けたポケット注入の注入ドー
ズ量は５×１０12〜１．５×１０13／ｃｍ2 の範囲にあ
る。Ａｓ及びＳｂのような他のポケット注入種はエネル
ギー的にこれらの種の大部分に部分的に依存する適切な
変更と共に使用することができるが、１５から４５度の
注入角度でのＰ用の３０から７０ｋｅＶの注入エネルギ
ーがＰＭＯＳポケット注入に対して利用されることが好
ましい。例えば、Ｓｂ（またはＡｓ）は６０から１８０
ｋｅＶのエネルギーで注入することができる。角度を付
けたポケット注入のおのおのに対する注入ドーズ量は６
×１０12〜１．７×１０13／ｃｍ2 であることができ
る。各スペーサ２４はドーパントの注入範囲を低減し
て、ドーパントが基板１０の表面に達するのを防止した
り及び／又は角度を付けたポケット注入の際にドレイン
拡張エッジ内部から基板１０の表面のチャネルまでポケ
ットドーパントが横方向に広がるのを低減する。ドーパ
ントは注入の角度付けに起因して各スペーサ２４の下方
にある。基板の表面の下方の２０から８０ｎｍのオーダ
ーのポケット注入範囲の距離が望まれる。ＨＤＤ注入及
びポケット注入の順序は必要があれば逆にすることがで
きることに留意されたい。
【００２０】次に、第２の側壁スペーサ３４を形成し、
必要があれば注入したりアニールしたりする深いソース
／ドレイン領域１４を引き続いて形成する。代替的にま
たは付加的に、図３に示すように、ライズド・ソース／
ドレイン領域３６をこの時点で形成することができる。
ライズド・ソース／ドレイン領域を形成する方法は技術
上既知である。例えば、ライズド・ソース／ドレイン領
域３６は選択的エピタキシャル成長によって形成するこ
とができる。次いで、必要ならば、ライズド・ソース／
ドレイン領域に注入し、アニールすることができる。ま
た必要であれば、ソース／ドレイン及び／又はゲート領
域に渡る後続のサリシデーション（Ｓａｌｉｃｉｄａｔ
ｉｏｎ）または金属クラッディングを行うことができ
る。また、誘電体層をソース／ドレイン拡張領域を覆っ
てまたはもし存在すればライズド・ソース／ドレイン領
域を覆って形成することができる。この誘電体層を平坦
化してゲート構造体３２の頂部を露出させて、この可処
分ゲート構造体３２を除去し、ゲート誘電体２０及び電
極２２と置換するようになすことができる。次いで、技
術上周知の従来のバックエンド処理を利用して、装置の
製造を完了することができる。
【００２１】この発明の第２の実施例を図４に示す。ト
ランジスタ４０はｐ型基板１０中に位置している。基板
１０は代替的に基板上に形成したｐ型エピタキシャル
層、または基板或いはエピタキシャル層に形成したｐ型
ウエル領域に関連し得る。トランジスタ４０は素子分離
領域１２によって他の素子（図示せず）とは絶縁分離し
ている。この素子分離領域１２はフィールド酸化物領域
として示されている。しかしながら、狭いトレンチ型素
子分離等の他の型式の素子分離も使用することができ
る。領域１６はしばしばドレイン拡張領域と称される高
濃度にドープした領域（ｎ型）である。トランジスタ４
０はまた深いソース／ドレイン領域（図示せず）を含む
ことができる。トランジスタ４０はライズド・ソース／
ドレイン領域３６を備えている。
【００２２】ポケット領域１８はドレイン拡張領域１６
とは反対導電型にドープされる。ｎ型トランジスタの場
合、領域１８はｐ型である。後で説明するように、ポケ
ット領域１８のピーク濃度は基板１０の表面から相当の
広がりを以って一定の距離を置いたり及び／又はドレイ
ン拡張領域内部からチャネル領域に広がっているチャネ
ル表面の高いポケットの濃度は低減される。こうして、
伝統的なポケット領域の有益性、即ち、低減したしきい
値電圧のロールオフ、低減した公称値Ｖｔ、及び改良し
た公称駆動電流は維持される。また、従来のポケットの
欠点、即ち、チャネル表面近くの大きな横方向の広がり
を覆う高められたドーパント濃度に起因する強化された
ドーパント散乱は可成り低減される。ポケット領域１８
は表面の可成りの横方向の広がりにまではピーク濃度を
有せず及び／又は基板の表面から離隔しているので、チ
ャネルの表面のドーパント濃度は、トランジスタを形成
する従来の方法に比してポケットによって可成り高めら
れることはない。
【００２３】ゲート電極２２はゲート誘電体２０上に位
置している。このゲート誘電体２０は技術上既知の任意
の適切なゲート誘電体であって良い。一般に、ゲート誘
電体２０は酸化物を備えることとなる。ゲート電極２２
はポリシリコン、シリサイド、金属、またはこれらの組
合せを備えている。
【００２４】ここで、この発明の第２の実施例を形成す
る方法について説明する。基板１０は技術上周知である
素子分離領域１２の形成及び適切な注入それにしきい値
調整注入を通して処理される。
【００２５】図５Ａについて説明すると、基板１０上に
可処分ゲート構造３２を形成する。この可処分ゲート構
造３２は例えば上層に非酸化物材料を有する薄い酸化物
を備え得る。上層の非酸化物材料は阻止材料であり、シ
リコン窒化物またはシリコン炭化物であることが好まし
い。しかしながら、この非酸化物材料は基板よりも小さ
な注入領域を有する任意の材料を備え得る。この材料
は、ドーパントの注入範囲を低減して、後続の角度を付
けた注入の際に可処分ゲート構造体３２の下方の基板１
０の表面にドーパントが達するのを防止し及び／又は後
続の角度を付けた注入の際にドレイン拡張エッジ内部か
ら基板１０の表面のチャネル１２までドーパントが横方
向に広がるのを低減すべく選択される。
【００２６】また、図５Ａについて説明すると、ＮＭＯ
Ｓ及びＰＭＯＳ ＨＤＤ注入が行われる（このＰＭＯＳ
ＨＤＤ領域は図示していない）。１０ｋｅＶ以下での
ヒ素（ｎ型）またはＢＦ2 （ｐ型）の低減したエネルギ
ー注入を使用することが好ましい。（低ダイオード漏れ
電流用の低エネルギーＳｂ、非カウンタードーピング注
入等の）プレアモルファス化注入をより狭い接合用のＰ
ＭＯＳ ＨＤＤ注入に先立って利用することができる。
ＨＤＤ注入は角度を付けないものとして例示した。しか
しながら、必要であれば、角度を付けたＨＤＤ注入を使
用することができる。ＢＦ2 又はヒ素用の代表的ＨＤＤ
注入ドーズ量は２×１０14〜１．２×１０15／ｃｍ2 の
範囲にある。
【００２７】次に、図５Ｂに示すように、（ＨＤＤ注入
とは反対導電性の）角度を付けた注入を行い、次いで構
造体を急速熱アニール（ＲＴＡ）に晒すことができる。
ＢＦ 2 及びインジウムのような他のポケット注入種はエ
ネルギー的にこれらの種の大部分に部分的に依存する適
切な変更と共に使用することができるが、１５から４５
度の注入角度でのホウ素（Ｂ）用の１０から２０ｋｅＶ
の注入エネルギーをＮＭＯＳポケット注入に対して利用
することが好ましい。例えば、インジウムは６０から１
７０ｋｅＶのエネルギーでインジウムを注入することが
できる。角度を付けたポケット注入のおのおのに対する
注入ドーズ量は５×１０12〜１．５×１０13／ｃｍ2 の
範囲であり得る。Ａｓ及びＳｂのような他のポケット注
入種はエネルギー的にこれらの種の大部分に部分的に依
存する適切な変更と共に使用することができるが、１５
から４５度の注入角度でのリン（Ｐ）用の３０から７０
ｋｅＶの注入エネルギーをＰＭＯＳポケットに対して利
用することが好ましい。例えば、Ｓｂ（またはＡｓ）は
６０から１８０ｋｅＶのエネルギーで注入することがで
きる。角度を付けたポケット注入のおのおのに対する注
入ドーズ量は６×１０12〜１．７×１０13／ｃｍ2 の範
囲であり得る。可処分ゲート構造体３２の阻止層はドー
パントの注入範囲を低減して、基板１０の表面にドーパ
ントが達するのを防止し及び／又は角度を付けたポケッ
ト注入の際にドレイン拡張エッジ内部から基板１０の表
面のチャンネルまでポケットドーパントが横方向に広が
るのを低減する。ドーパントは注入の位置合せに起因し
て可処分ゲート構造体３２の下方にある。基板の表面の
下方の２０から８０ｎｍのオーダーの注入範囲距離が望
まれている。ＨＤＤ注入及びポケット注入の順序はもし
必要ならば逆にできることに留意されたい。
【００２８】図５Ｃについて説明すると、ライズド・ソ
ース／ドレイン領域３６を形成する。ライズド・ソース
／ドレイン領域を形成する方法は技術上既知である。例
えば、ライズド・ソース／ドレイン領域は選択的エピタ
キシャルによって形成することができる。ライズド・ソ
ース／ドレイン領域３２を形成した後、上層の誘電体層
３８を被着し、可処分ゲート３２と共に平坦化する。次
いで、可処分ゲート３２を除去し、ゲート誘電体２０及
びゲート電極２２と置換する。
【００２９】以上、この発明を例示的実施例を参照して
説明したが、この説明は限定的な意味に解釈すべきもの
と意図されてはいない。この発明の他の実施例は勿論の
こと、例示的実施例の種々の修正及び組合せはこの説明
を参照すれば当業者には明瞭となろう。従って、特許請
求の範囲はこの種の修正または実施例の何れをも達成す
るものであることを意味している。
【００３０】以上の説明に関して更に以下の項を開示す
る。 （１）トランジスタを製造する方法において、半導体本
体上に注入阻止構造体を形成する段階であって、前記注
入阻止構造体がゲート電極を形成すべき場所に隣接する
領域を少なくともカバーしてなる前記段階と、前記注入
阻止構造体に隣接する前記半導体本体に第１の導電型の
第１のドープした領域を形成する段階と、前記注入阻止
構造体の下方に少なくとも部分的にある前記半導体本体
の第２の導電型のポケット領域に角度を付けた注入を行
って、前記半導体本体にポケットを形成する段階と、を
具備したことを特徴とする前記方法。
【００３１】（２）第１項記載の方法において、前記注
入阻止構造体はゲート電極に隣接して位置する側壁スペ
ーサであることを特徴とする前記方法。
【００３２】（３）第１項記載の方法において、前記注
入阻止構造体は可処分ゲートに隣接して形成した側壁ス
ペーサであることを特徴とする前記方法。
【００３３】（４）第３項記載の方法において、前記角
度を付けた注入段階の後に、前記注入阻止材料に隣接し
て側壁スペーサを形成する段階と、前記半導体本体中に
ソース／ドレイン領域を形成する段階と、前記可処分ゲ
ートを除去する段階と、ゲート電極を形成する段階と、
を更に具備したことを特徴とする前記方法。
【００３４】（５）第１項記載の方法において、前記注
入阻止材料は可処分ゲートの一部であることを特徴とす
る前記方法。
【００３５】（６）第５項記載の方法において、前記角
度を付けた注入段階の後に、前記注入阻止材料に隣接し
て側壁スペーサを形成する段階と、前期半導体本体中に
ソース／ドレイン領域を形成する段階と、前記注入阻止
材料を含む前記可処分ゲートを除去する段階と、ゲート
電極を形成する段階と、を更に具備したことを特徴とす
る前記方法。
【００３６】（７）第１項記載の方法において、前記注
入阻止材料構造はシリコン窒化物を備えたことを特徴と
する前記方法。
【００３７】（８）第１項記載の方法において、前記注
入阻止構造はシリコン炭化物を備えたことを特徴とする
前記方法。
【００３８】（９）半導体本体を覆うゲート電極と、前
記ゲート電極に隣接する第１の側壁スペーサであって、
前記半導体本体よりも低い注入範囲を有する材料を備え
てなる前記第１の側壁スペーサと、前記第１の側壁スペ
ーサに対して一般に位置合せされた前記半導体本体中に
位置する第１の導電型のドレイン拡張領域と、前記第１
の側壁スペーサの下方に少なくとも部分的にあると共
に、前記半導体本体の表面から一定の距離を保ってピー
ク濃度を有する第２の導電型のポケット領域と、を具備
したことを特徴とするトランジスタ。
【００３９】（１０）トランジスタ３０及びエッジ阻止
材料２４を使用してトランジスタを形成する方法を本願
において開示する。エッジ阻止材料２４はゲート２２ま
たは可処分ゲートに隣接して位置することができるか、
または可処分ゲートの一部分であって良い。角度を付け
たポケット注入の際、エッジ阻止材料２４は多少のドー
パントが半導体本体１０に侵入することを阻止し、エッ
ジ阻止材料の下方にあるドーパント１８は半導体本体１
０の表面の下方に所定の距離を置いて位置している。
【図面の簡単な説明】
【図１】この発明による、基板の表面の下方から一定の
距離を置いたポケット注入及び／又はドレイン拡張領域
内部からチャネル領域までの横方向への広がりを長さが
低減されたチャネル表面の高濃度のポケットドーピング
を有するトランジスタの断面図。
【図２】Ａ、Ｂ及びＣは製造の種々の段階における図１
のトランジスタの断面図である。
【図３】この発明による、ライズド・ソース／ドレイン
領域を有するトランジスタの断面図である。
【図４】この発明の第２の実施例によるトランジスタの
断面図である。
【図５】Ａ、Ｂ及びＣは製造の種々の段階における図４
のトランジスタの断面図である。
【符号の説明】
１０ 基板 １２ 素子分離領域 １４ 深いソース／ドレイン領域 １６ ドレイン拡張領域 １８ ポケット領域 ２０ ゲート誘電体 ２２ ゲート電極 ２４ 側壁スペーサ ３０ トランジスタ ３２ 可処分ゲート構造体 ３４ 第２の側壁スペーサ ３６ ライズド・ソース／ドレイン領域 ３８ 上層の誘電体層 ４０ トランジスタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 トランジスタを製造する方法において、 半導体本体上に注入阻止構造体を形成する段階であっ
    て、前記注入阻止構造体がゲート電極を形成すべき場所
    に隣接する領域を少なくともカバーしてなる前記段階
    と、 前記注入阻止構造体に隣接する前記半導体本体に第１の
    導電型の第１のドープした領域を形成する段階と、 前記注入阻止構造体の下方に少なくとも部分的にある前
    記半導体本体の第２の導電型のポケット領域に角度を付
    けた注入を行って、前記半導体本体にポケットを形成す
    る段階と、を具備したことを特徴とする前記方法。
  2. 【請求項２】 半導体本体を覆うゲート電極と、 前記ゲート電極に隣接する第１の側壁スペーサであっ
    て、前記半導体本体よりも低い注入範囲を有する材料を
    備えてなる前記第１の側壁スペーサと、 前記第１の側壁スペーサに対して一般に位置合せされた
    前記半導体本体中に位置する第１の導電型のドレイン拡
    張領域と、 前記第１の側壁スペーサの下方に少なくとも部分的にあ
    ると共に、前記半導体本体の表面から一定の距離を保っ
    てピーク濃度を有する第２の導電型のポケット領域と、
    を具備したことを特徴とするトランジスタ。
JP37703298A 1997-12-05 1998-12-07 低ｃｇｄの有益性を有する改良型ｃｍｏｓ、改良したドーピングプロファイル、及び化学的処理に対する非鋭敏性のための注入の側壁プロセス及び方法 Expired - Lifetime JP4697991B2 (ja)

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