JP4697991B2 - 低ｃｇｄの有益性を有する改良型ｃｍｏｓ、改良したドーピングプロファイル、及び化学的処理に対する非鋭敏性のための注入の側壁プロセス及び方法 - Google Patents

低ｃｇｄの有益性を有する改良型ｃｍｏｓ、改良したドーピングプロファイル、及び化学的処理に対する非鋭敏性のための注入の側壁プロセス及び方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
この発明は一般にＣＭＯＳトランジスタの分野に関し、特に、ＣＭＯＳトランジスタ用の側壁プロセスに関する。
【０００２】
【従来の技術及びその課題】
半導体装置がより小寸法に縮小化されるにつれて、一般に０．１μｍ等のサブミクロン領域においては、高い駆動電流及び小型で短いチャネル効果（即ち、低減したしきい値電圧ロールオフ）を有するトランジスタを製造することが増々困難となってきている。そのために、ポケット注入プロセスが実施されてきており、この結果、しきい値電圧（Ｖｔ）ロールオフの低減、公称値Ｖｔの低減、及び公称の駆動電流の改善が図られている。このポケット注入プロセスは、ソース／ドレイン（及び／又はソース／ドレイン拡張）領域に対して使用する型とは反対のドーパントの領域（本願では、ポケット領域と称する）が、ソース／ドレイン（及び／又はソース／ドレイン拡張）領域に隣接して形成される。ポケット領域の横方向への広がりはＭＯＳＦＥＴのチャネル長を一般に下回っており、このためポケットを形成することによって、ソース及び／又はドレイン及び／又はドレイン拡張領域からチャネル領域の内部にかけてドーパント領域は横方向に不均一になってしまう。ポケット注入は短チャネル効果を低減し得るが、このポケット注入はドレイン拡張（及び／又はソース拡張）領域の先端に最も近いチャネル表面ドーピングをチャネル領域の内部に対して可成り横方向に広がりを持たせてしまう。このことは順次、ドーパント散乱のために表面移動度を低下させる。このため、駆動電流はより低い公称値Ｖｔに起因するポケット注入によって改善されるが、この駆動電流は高められたドーパント散乱に起因し得る程には改善されない。
【０００３】
また、ソース及び／又はドレイン拡張領域（以下において、「ドレイン拡張領域」と称する）のドーピングプロセスが実施されてきて、この結果、ソース及び／又はドレイン拡張領域の寄生抵抗の低減、Ｖｔロールオフの低減、及び公称の駆動電流の改善が図られている。低寄生抵抗及び低Ｖｔロールオフの双方を達成するために、ドレイン拡張領域は十分な接合深さであって、ドレイン拡張領域の小さなゲートオーバーラップを有する低寄生抵抗を考慮しなければならない。
【０００４】
従って、高駆動電流用の改良したポケット注入プロセスを有する構造体を用意することが望ましい。また、ドレイン拡張領域の十分に低いゲートオーバーラップを有する低寄生抵抗を含むドレイン拡張領域を形成するために適度のドレイン拡張注入エネルギーの使用を考慮した構造体を有することが望まれている。
【０００５】
【課題を解決するための手段】
トランジスタ及びエッジ阻止材料を使用してトランジスタを形成する方法を本願において開示する。このエッジ阻止材料はゲートまたは可処分ゲートに隣接して配置し得るか、またはゲート或いは可処分ゲートの一部分であって良い。角度を付けたポケット注入の際に、このエッジ阻止材料はドーパントの注入範囲を半導体本体中のそれよりも低く制限し、エッジ阻止材料の下方に位置するドーパントは部分的に半導体本体の表面の下方の所定の距離に位置している。エッジ阻止材料はその一部分が、ゲート電極を貫通する角度を付けたポケット注入の一部分を半導体本の下方にあるチャネル領域に制限する。
【０００６】
この発明の利点は、短チャネル効果を低減すると同様に、チャネル表面の下方にピークのドーピングを有して配置されるポケットを含むこと及び／又はドレイン拡張領域内部からチャネル領域への横方向広がりが低減されたチャネル表面で高濃度のポケットドーピングを含むことによる改良した表面移動度を有するトランジスタを提供することにある。
【０００７】
この発明の別の利点は、低減したゲート・ドレイン間及びゲート・ソース間の容量を有するトランジスタを提供することにある。
【０００８】
この発明の別の利点は、洗浄プロセスに対して比較的に非鋭敏的である側壁スペーサを用いてトランジスタを形成する方法を提供することにある。
【０００９】
前記及び他の利点は図面と関連して本明細書を参照することによって、当業者には明瞭となろう。
【００１０】
【発明の実施の形態】
ここで、この発明をＣＭＯＳプロセスを使用して１０分の１ミクロンのｎ型トランジスタに関連して説明することとする。この発明の有益性は（ＮＭＯＳ及びＰＭＯＳは勿論のこと）他のＣＭＯＳプロセス、及びトランジスタ寸法に応用し得ることは当業者にとって明瞭であろう。この発明は導電型を逆にすることによってｐ型トランジスタに応用できることも当業者にとって明瞭であろう。
【００１１】
この発明の第１の実施例を図１に示す。トランジスタ３０はｐ型基板１０に設けられている。基板１０は基板上に形成したｐ型エピタキシャル層、または基板或いはエピタキシャル層中に形成したｐ型ウエル領域に代替的に関連し得る。トランジスタ３０は素子分離領域１２によって他の素子（図示せず）とは絶縁分離している。素子分離領域にはフィールド酸化物層として示されている。しかしながら、狭いトレンチ型素子分離等の他の型式の素子分離もまた使用することができる。領域１６はドレイン拡張領域として一般に称する高濃度にドープした領域（ｎ型）である。トランジスタ３０はまた深いレベルのソース／ドレイン領域１４も備え得る。以下において更に説明するように、トランジスタ３０は付加的にまたは代替的にライズド・ソース／ドレイン領域（ｒａｉｓｅｄ ｓｏｕｒｃｅ／ｄｒａｉｎ ｒｅｇｉｏｎｓ）を備え得る。
【００１２】
ポケット領域１８はドレイン拡張領域１６とは反対にドープされる。ｎ型トランジスタの場合、領域１８はｐ型である。ポケット領域１８のピーク濃度は基板１０の表面から可成りの広がりを以って一定の距離を置いており及び／又はドレイン拡張領域内部からチャネル領域に広がっているチャネル表面での高濃度ポケットの横方向の広がりはこれから説明するように低減される。こうして、伝統的なポケット領域の有益性、即ち、低減したしきい値電圧ロールオフ、低減した公称値Ｖｔ、及び改良した公称駆動電流値が維持される。また、従来型ポケットの欠点、即ち、チャネル表面に近い大きな横方向広がりを覆う高められたドーパント濃度に起因する強化されたドーパント散乱は可成り低減される。ポケット領域１８は表面にて可成りの横方向の程度までピーク濃度を有しておらず及び／又は基板の表面から一定の距離を置いているので、チャネルの表面のドーパント濃度は、従来のトランジスタを形成する各方法に比してポケットによって可成り高められることはない。
【００１３】
ゲート電極２２はゲート誘電体２０上に位置している。このゲート誘電体２０は技術上周知の任意の適切なゲート誘電体であって良い。一般に、ゲート誘電体２０は酸化物を備えることとなる。ゲート電極２２は、ポリシリコン、シリサイド、金属、またはこれらの組合せ等の導電性材料を備えている。
【００１４】
１０から２５ｎｍの厚さであることが好ましい薄い側壁スペーサ２４は、ゲート電極２２の各側壁上に位置している。このスペーサ２４は、ドーパントの注入範囲を低減して、角度を付けた注入の際にドーパントがスペーサ２４の下方の基板１０の表面に達するのを防止したり及び／又は角度を付けた注入の際にドレイン拡張エッジの内部から基板１０の表面のチャネルまでドーパントが横方向に広がるのを低減する材料または材料の合成物を備えている。スペーサ２４用に選択した材料は下地の基板よりも小さな注入範囲を有すると共に、部分的にシリコン窒化物またはシリコン炭化物を含み得る。また、シリコン窒化物及びシリコン炭化物は、被着した酸化物のような他の材料に比べて標準的な湿式化学的洗浄または除去プロセスによってその膜厚が可成り低減されることのない材料である。
【００１５】
ここで、この発明の第１の実施例を形成する方法について説明する。基板１０は、技術上周知である素子分離領域１２の形成及び任意の適切な注入それにしきい値調整注入を通して処理される。
【００１６】
図２Ａについて説明すると、ゲート構造体３２を基板１０上に形成する。このゲート構造体３２は、技術上既知であるゲート電極及びゲート誘電体または可処分ゲート構造体を備え得る。ゲート電極及び誘電体が（有効ゲートとは対照的に）この時点で形成される場合、ゲート誘電体はより小型（〜０．１μｍ）のトランジスタ用の遠隔プラズマ窒化酸化物であって良い。他の適切なゲート誘電体材料は遠隔プラズマ窒化以外の手段による酸化物または窒化酸化物を含んでいる。ゲートパターニング／エッチングは、線幅低減エッチングを用いたディープＵＶ表面結像リソグラフィー（ｄｅｅｐ ＵＶ ｓｕｒｆａｃｅ−ｉｍａｇｉｎｇ ｌｉｓｈｏｇｒａｐｈｙ）によって行って、短いゲート長を得ることができる。
【００１７】
次いで、ゲート構造体３２の各側壁上に薄い側壁スペーサ２４を形成する。この側壁スペーサ２４の形成に先立って、ゲート側壁再酸化プロセスの際に３から６ｎｍの厚さの薄い熱酸化物を形成して、下地のゲート酸化物に対する如何なるゲートエッチングダメージをも部分的に修復するようになし得る。この側壁再酸化からのこの薄い熱酸化物は図２Ａには図示していない。同様に、側壁スペーサ２４の形成後、如何なる後続の注入プロセスの前にもスクリーン酸化物として所望されれば、約２から３ｎｍまでの厚さの薄い熱酸化物を形成することができる。各スペーサ２４は、高濃度にドープしたドレイン（ＨＤＤ：ｈｉｇｈｌｙ ｄｏｐｅｄ ｄｒａｉｎ）拡張注入に先立って形成される。このことは、ゲート・ドレイン間容量を低減すべく、またソース及びドレイン領域間に過剰な漏れ電流が流れること無くトランジスタが動作できる最小ゲート長を低減すべく行われる。スペーサ２４は阻止材料、好ましくはシリコン窒化物またはシリコン炭化物を備えている。しかしながら、スペーサ２４は基板に比して小さい注入範囲を有する任意の材料を備え得る。この材料は、ドーパントの注入範囲を低減して、後続の角度を付けた注入の際にスペーサ２４の下方の基板１０の表面にドーパントが達するのを防止したり及び／又は後続の角度を付けた注入の際にドレイン拡張エッジ内部から基板１０の表面のチャネルにドーパントが横方向に拡張するのを低減すべく選択される。シリコン窒化物またはシリコン炭化物をスペーサ２４用として使用する別の利点は、後続の浄化またはレジスト除去プロセスの際にスペーサ２４の厚さが実質的に減少しないということである。これとは対照的に、現在使用されている酸化物スペーサの厚さはこれらの後続のプロセスによって影響を受けてしまう。トランジスタがより小さな寸法にと縮小化し続けるにつれて、スペーサの膜厚における僅かな変動または制御し得ない低減はトランジスタ特性に多大な影響を与えている。
【００１８】
図２Ｂについて説明すると、ＮＭＯＳ及びＰＭＯＳ ＨＤＤ注入が行われる（ＰＭＯＳ ＨＤＤ領域は図示していない）。１０ｋｅＶから２０ｋｅＶでヒ素（ｎ型）またはＢＦ2 （ｐ型）を低減したエネルギーで注入することが好ましい。（低いダイオード漏れ電流用の低エネルギーＳｂ、非カウンタードーピング注入等の）プレアモルファス化注入をより狭い接合用のＰＭＯＳ ＨＤＤ注入に先立って利用することができる。ＨＤＤ注入は角度を付けないものとして示される。しかし角度を付けたＨＤＤ注入も当然可能である。（１０ｋｅＶ未満等の）十分に低減したエネルギーでのＨＤＤ注入に対して、ゲート・ソース及びゲート・ドレイン間の容量を受容できるとすれば、ＨＤＤ注入をスペーサ２４に先立って行うことができるのはあり得る。ＢＦ2 又はヒ素に対する代表的なＨＤＤ注入ドーズ量は２×１０14〜１．２×１０15／ｃｍ2 の範囲にある。
【００１９】
次に、図２Ｃに示すように、（ＨＤＤ注入とは反対の導電型の）角度を付けたポケット注入を行い、次いで構造体を急速熱アニール（ＲＴＡ：ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）に晒すことができる。ＢＦ2 及びインジウム（Ｉｎ）のような他のポケット注入種はエネルギー的にこれらの種の大部分に部分的に依存する適切な変更と共に使用することができるが、１５から４５度の注入角度でのホウ素（Ｂ）用の１０から２０ｋｅＶの注入エネルギーがＮＭＯＳポケット注入に対して利用されることが好ましい。例えば、インジウムは６０から１７０ｋｅＶのエネルギーで注入することができる。各々の角度を付けたポケット注入の注入ドーズ量は５×１０12〜１．５×１０13／ｃｍ2 の範囲にある。Ａｓ及びＳｂのような他のポケット注入種はエネルギー的にこれらの種の大部分に部分的に依存する適切な変更と共に使用することができるが、１５から４５度の注入角度でのＰ用の３０から７０ｋｅＶの注入エネルギーがＰＭＯＳポケット注入に対して利用されることが好ましい。例えば、Ｓｂ（またはＡｓ）は６０から１８０ｋｅＶのエネルギーで注入することができる。角度を付けたポケット注入のおのおのに対する注入ドーズ量は６×１０12〜１．７×１０13／ｃｍ2 であることができる。各スペーサ２４はドーパントの注入範囲を低減して、ドーパントが基板１０の表面に達するのを防止したり及び／又は角度を付けたポケット注入の際にドレイン拡張エッジ内部から基板１０の表面のチャネルまでポケットドーパントが横方向に広がるのを低減する。ドーパントは注入の角度付けに起因して各スペーサ２４の下方にある。基板の表面の下方の２０から８０ｎｍのオーダーのポケット注入範囲の距離が望まれる。ＨＤＤ注入及びポケット注入の順序は必要があれば逆にすることができることに留意されたい。
【００２０】
次に、第２の側壁スペーサ３４を形成し、必要があれば注入したりアニールしたりする深いソース／ドレイン領域１４を引き続いて形成する。代替的にまたは付加的に、図３に示すように、ライズド・ソース／ドレイン領域３６をこの時点で形成することができる。ライズド・ソース／ドレイン領域を形成する方法は技術上既知である。例えば、ライズド・ソース／ドレイン領域３６は選択的エピタキシャル成長によって形成することができる。次いで、必要ならば、ライズド・ソース／ドレイン領域に注入し、アニールすることができる。また必要であれば、ソース／ドレイン及び／又はゲート領域に渡る後続のサリシデーション（Ｓａｌｉｃｉｄａｔｉｏｎ）または金属クラッディングを行うことができる。また、誘電体層をソース／ドレイン拡張領域を覆ってまたはもし存在すればライズド・ソース／ドレイン領域を覆って形成することができる。この誘電体層を平坦化してゲート構造体３２の頂部を露出させて、この可処分ゲート構造体３２を除去し、ゲート誘電体２０及び電極２２と置換するようになすことができる。次いで、技術上周知の従来のバックエンド処理を利用して、装置の製造を完了することができる。
【００２１】
この発明の第２の実施例を図４に示す。トランジスタ４０はｐ型基板１０中に位置している。基板１０は代替的に基板上に形成したｐ型エピタキシャル層、または基板或いはエピタキシャル層に形成したｐ型ウエル領域に関連し得る。トランジスタ４０は素子分離領域１２によって他の素子（図示せず）とは絶縁分離している。この素子分離領域１２はフィールド酸化物領域として示されている。しかしながら、狭いトレンチ型素子分離等の他の型式の素子分離も使用することができる。領域１６はしばしばドレイン拡張領域と称される高濃度にドープした領域（ｎ型）である。トランジスタ４０はまた深いソース／ドレイン領域（図示せず）を含むことができる。トランジスタ４０はライズド・ソース／ドレイン領域３６を備えている。
【００２２】
ポケット領域１８はドレイン拡張領域１６とは反対導電型にドープされる。ｎ型トランジスタの場合、領域１８はｐ型である。後で説明するように、ポケット領域１８のピーク濃度は基板１０の表面から相当の広がりを以って一定の距離を置いたり及び／又はドレイン拡張領域内部からチャネル領域に広がっているチャネル表面の高いポケットの濃度は低減される。こうして、伝統的なポケット領域の有益性、即ち、低減したしきい値電圧のロールオフ、低減した公称値Ｖｔ、及び改良した公称駆動電流は維持される。また、従来のポケットの欠点、即ち、チャネル表面近くの大きな横方向の広がりを覆う高められたドーパント濃度に起因する強化されたドーパント散乱は可成り低減される。ポケット領域１８は表面の可成りの横方向の広がりにまではピーク濃度を有せず及び／又は基板の表面から離隔しているので、チャネルの表面のドーパント濃度は、トランジスタを形成する従来の方法に比してポケットによって可成り高められることはない。
【００２３】
ゲート電極２２はゲート誘電体２０上に位置している。このゲート誘電体２０は技術上既知の任意の適切なゲート誘電体であって良い。一般に、ゲート誘電体２０は酸化物を備えることとなる。ゲート電極２２はポリシリコン、シリサイド、金属、またはこれらの組合せを備えている。
【００２４】
ここで、この発明の第２の実施例を形成する方法について説明する。基板１０は技術上周知である素子分離領域１２の形成及び適切な注入それにしきい値調整注入を通して処理される。
【００２５】
図５Ａについて説明すると、基板１０上に可処分ゲート構造３２を形成する。この可処分ゲート構造３２は例えば上層に非酸化物材料を有する薄い酸化物を備え得る。上層の非酸化物材料は阻止材料であり、シリコン窒化物またはシリコン炭化物であることが好ましい。しかしながら、この非酸化物材料は基板よりも小さな注入領域を有する任意の材料を備え得る。この材料は、ドーパントの注入範囲を低減して、後続の角度を付けた注入の際に可処分ゲート構造体３２の下方の基板１０の表面にドーパントが達するのを防止し及び／又は後続の角度を付けた注入の際にドレイン拡張エッジ内部から基板１０の表面のチャネル１２までドーパントが横方向に広がるのを低減すべく選択される。
【００２６】
また、図５Ａについて説明すると、ＮＭＯＳ及びＰＭＯＳ ＨＤＤ注入が行われる（このＰＭＯＳ ＨＤＤ領域は図示していない）。１０ｋｅＶ以下でのヒ素（ｎ型）またはＢＦ2 （ｐ型）の低減したエネルギー注入を使用することが好ましい。（低ダイオード漏れ電流用の低エネルギーＳｂ、非カウンタードーピング注入等の）プレアモルファス化注入をより狭い接合用のＰＭＯＳ ＨＤＤ注入に先立って利用することができる。ＨＤＤ注入は角度を付けないものとして例示した。しかしながら、必要であれば、角度を付けたＨＤＤ注入を使用することができる。ＢＦ2 又はヒ素用の代表的ＨＤＤ注入ドーズ量は２×１０14〜１．２×１０15／ｃｍ2 の範囲にある。
【００２７】
次に、図５Ｂに示すように、（ＨＤＤ注入とは反対導電性の）角度を付けた注入を行い、次いで構造体を急速熱アニール（ＲＴＡ）に晒すことができる。ＢＦ2 及びインジウムのような他のポケット注入種はエネルギー的にこれらの種の大部分に部分的に依存する適切な変更と共に使用することができるが、１５から４５度の注入角度でのホウ素（Ｂ）用の１０から２０ｋｅＶの注入エネルギーをＮＭＯＳポケット注入に対して利用することが好ましい。例えば、インジウムは６０から１７０ｋｅＶのエネルギーでインジウムを注入することができる。角度を付けたポケット注入のおのおのに対する注入ドーズ量は５×１０12〜１．５×１０13／ｃｍ2 の範囲であり得る。Ａｓ及びＳｂのような他のポケット注入種はエネルギー的にこれらの種の大部分に部分的に依存する適切な変更と共に使用することができるが、１５から４５度の注入角度でのリン（Ｐ）用の３０から７０ｋｅＶの注入エネルギーをＰＭＯＳポケットに対して利用することが好ましい。例えば、Ｓｂ（またはＡｓ）は６０から１８０ｋｅＶのエネルギーで注入することができる。角度を付けたポケット注入のおのおのに対する注入ドーズ量は６×１０12〜１．７×１０13／ｃｍ2 の範囲であり得る。可処分ゲート構造体３２の阻止層はドーパントの注入範囲を低減して、基板１０の表面にドーパントが達するのを防止し及び／又は角度を付けたポケット注入の際にドレイン拡張エッジ内部から基板１０の表面のチャンネルまでポケットドーパントが横方向に広がるのを低減する。ドーパントは注入の位置合せに起因して可処分ゲート構造体３２の下方にある。基板の表面の下方の２０から８０ｎｍのオーダーの注入範囲距離が望まれている。ＨＤＤ注入及びポケット注入の順序はもし必要ならば逆にできることに留意されたい。
【００２８】
図５Ｃについて説明すると、ライズド・ソース／ドレイン領域３６を形成する。ライズド・ソース／ドレイン領域を形成する方法は技術上既知である。例えば、ライズド・ソース／ドレイン領域は選択的エピタキシャルによって形成することができる。ライズド・ソース／ドレイン領域３２を形成した後、上層の誘電体層３８を被着し、可処分ゲート３２と共に平坦化する。次いで、可処分ゲート３２を除去し、ゲート誘電体２０及びゲート電極２２と置換する。
【００２９】
以上、この発明を例示的実施例を参照して説明したが、この説明は限定的な意味に解釈すべきものと意図されてはいない。この発明の他の実施例は勿論のこと、例示的実施例の種々の修正及び組合せはこの説明を参照すれば当業者には明瞭となろう。従って、特許請求の範囲はこの種の修正または実施例の何れをも達成するものであることを意味している。
【００３０】
以上の説明に関して更に以下の項を開示する。
（１）トランジスタを製造する方法において、
半導体本体上に注入阻止構造体を形成する段階であって、前記注入阻止構造体がゲート電極を形成すべき場所に隣接する領域を少なくともカバーしてなる前記段階と、
前記注入阻止構造体に隣接する前記半導体本体に第１の導電型の第１のドープした領域を形成する段階と、
前記注入阻止構造体の下方に少なくとも部分的にある前記半導体本体の第２の導電型のポケット領域に角度を付けた注入を行って、前記半導体本体にポケットを形成する段階と、を具備したことを特徴とする前記方法。
【００３１】
（２）第１項記載の方法において、前記注入阻止構造体はゲート電極に隣接して位置する側壁スペーサであることを特徴とする前記方法。
【００３２】
（３）第１項記載の方法において、前記注入阻止構造体は可処分ゲートに隣接して形成した側壁スペーサであることを特徴とする前記方法。
【００３３】
（４）第３項記載の方法において、
前記角度を付けた注入段階の後に、前記注入阻止材料に隣接して側壁スペーサを形成する段階と、
前記半導体本体中にソース／ドレイン領域を形成する段階と、
前記可処分ゲートを除去する段階と、
ゲート電極を形成する段階と、を更に具備したことを特徴とする前記方法。
【００３４】
（５）第１項記載の方法において、前記注入阻止材料は可処分ゲートの一部であることを特徴とする前記方法。
【００３５】
（６）第５項記載の方法において、
前記角度を付けた注入段階の後に、前記注入阻止材料に隣接して側壁スペーサを形成する段階と、
前期半導体本体中にソース／ドレイン領域を形成する段階と、
前記注入阻止材料を含む前記可処分ゲートを除去する段階と、
ゲート電極を形成する段階と、を更に具備したことを特徴とする前記方法。
【００３６】
（７）第１項記載の方法において、前記注入阻止材料構造はシリコン窒化物を備えたことを特徴とする前記方法。
【００３７】
（８）第１項記載の方法において、前記注入阻止構造はシリコン炭化物を備えたことを特徴とする前記方法。
【００３８】
（９）半導体本体を覆うゲート電極と、
前記ゲート電極に隣接する第１の側壁スペーサであって、前記半導体本体よりも低い注入範囲を有する材料を備えてなる前記第１の側壁スペーサと、
前記第１の側壁スペーサに対して一般に位置合せされた前記半導体本体中に位置する第１の導電型のドレイン拡張領域と、
前記第１の側壁スペーサの下方に少なくとも部分的にあると共に、前記半導体本体の表面から一定の距離を保ってピーク濃度を有する第２の導電型のポケット領域と、を具備したことを特徴とするトランジスタ。
【００３９】
（１０）トランジスタ３０及びエッジ阻止材料２４を使用してトランジスタを形成する方法を本願において開示する。エッジ阻止材料２４はゲート２２または可処分ゲートに隣接して位置することができるか、または可処分ゲートの一部分であって良い。角度を付けたポケット注入の際、エッジ阻止材料２４は多少のドーパントが半導体本体１０に侵入することを阻止し、エッジ阻止材料の下方にあるドーパント１８は半導体本体１０の表面の下方に所定の距離を置いて位置している。
【図面の簡単な説明】
【図１】この発明による、基板の表面の下方から一定の距離を置いたポケット注入及び／又はドレイン拡張領域内部からチャネル領域までの横方向への広がりを長さが低減されたチャネル表面の高濃度のポケットドーピングを有するトランジスタの断面図。
【図２】Ａ、Ｂ及びＣは製造の種々の段階における図１のトランジスタの断面図である。
【図３】この発明による、ライズド・ソース／ドレイン領域を有するトランジスタの断面図である。
【図４】この発明の第２の実施例によるトランジスタの断面図である。
【図５】Ａ、Ｂ及びＣは製造の種々の段階における図４のトランジスタの断面図である。
【符号の説明】
１０ 基板
１２ 素子分離領域
１４ 深いソース／ドレイン領域
１６ ドレイン拡張領域
１８ ポケット領域
２０ ゲート誘電体
２２ ゲート電極
２４ 側壁スペーサ
３０ トランジスタ
３２ 可処分ゲート構造体
３４ 第２の側壁スペーサ
３６ ライズド・ソース／ドレイン領域
３８ 上層の誘電体層
４０ トランジスタ

Claims (1)

  1. トランジスタを製造する方法において、
    第２の導電型の半導体本体上にゲート誘電体を形成し、
    前記ゲート誘電体上にゲート電極を形成し、
    前記ゲート誘電体の側壁に隣接して注入防止スペーサを形成し、当該注入防止スペーサはシリコン窒化物で構成され、
    前記半導体本体の前記注入防止スペーサに隣接して、第１の導電型の第１のドープ領域を形成し、
    前記注入防止スペーサの下方の前記半導体本体に第２の導電型のポケット領域を角度を付けて注入し、前記半導体本体にポケット領域を形成し、
    前記角度を付けた注入ステップの後に、前記注入防止スペーサに隣接して側壁スペーサを形成し、および
    前記側壁スペーサに揃えて、前記半導体本体に第１の導電型の深いソース／ドレイン領域を形成する、
    ことを特徴とする、前記方法。
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