JP2009505379A - 半導体素子及び形成方法 - Google Patents

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Abstract

約５Ｖの動作範囲を持つ半導体は、ドレイン（１１０）側のホットキャリア耐性の優れたゲートオーバーラップＬＤＤ（ＧＯＬＤ）、及びソース（１１２）側のハロ注入領域（１１４）、更にはウェル注入領域を含む。本発明の一の実施形態による方法では、ゲート電極（１０６）を基板（１０１）、及び基板（１０１）上に形成される極低濃度エピタキシャル層（１０２）の上に形成する。高エネルギー注入により形成される注入領域はウェル（１１６）を低濃度エピタキシャル層のソース側に形成する。自己整合により形成されるハロイオン注入領域（１１４）は素子のソース側（１０８）に、かつ高エネルギー注入により形成されるウェル注入領域（１１６）の内部に形成される。低濃度エピタキシャル層（１０２）のドレイン側（１１０）の注入領域（１１２）はゲートオーバーラップＬＤＤ（ＧＯＬＤ）を形成する。ハロイオン注入領域内部の不純物ドープ領域（１０８）はソースを形成する。ゲートオーバーラップＬＤＤ（ＧＯＬＤ）内部の不純物ドープ領域（１１０）はドレインを形成する。この構造によって、ディープサブミクロン（＜０．３μｍ）高出力ＭＯＳＦＥＴ（１００）を既存の０．１３μｍプロセスフローを使用して、マスク及びプロセス工程を追加することなく形成することができる。

Description

本発明は概して、半導体素子及び半導体素子を形成する方法に関し、特にオン抵抗が小さいディープサブミクロン電界効果トランジスタに関する。
集積回路（ＩＣｓ）を形成する処理技術及び素子構造が、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）、または単に、ＭＯＳトランジスタとも呼ばれる複数の相互接続電界効果トランジスタ（ＦＥＴｓ）を使用することにより実現する。通常のＭＯＳトランジスタは、ゲート電極を制御電極として備えるとともに、離間配置されるソース電極及びドレイン電極を備え、ソース電極とドレイン電極との間には、電流を流すことができる。ゲート電極に印加される制御電圧によって、ソース電極とドレイン電極との間のチャネルを通る電流の流れを制御する。集積回路の複雑さが増すにつれて、益々多くのＭＯＳトランジスタが集積回路機能を実現するために必要になる。従って、個々のＭＯＳトランジスタのサイズを小さくして、適切なサイズに形成され、かつ高い信頼性で製造することができる集積回路を実現することが非常に重要になっている。最も重要なこととして、ＩＣのサイズを小さくするとウェハ当たりのＩＣチップの数が増えるが、この方法が半導体ＩＣ業界において製造コストを小さくする最も効果的な手法になっている。
無線デバイスへの用途では通常、約５Ｖの動作レベルが信号振幅範囲及び信号対雑音比の両方を維持するために必要となる場合に、４．５〜５．５Ｖの高出力ＭＯＳＦＥＴを使用する。０．１３μｍ技術における約５Ｖのディープサブミクロン高出力ＭＯＳＦＥＴに必要となる条件は次のようになる。（１）オン抵抗が小さく、かつ駆動電流が大きい（５０％未満の縮小率で）。（２）オフ時リーク電流＜１〜１０ｐＡ／μｍと小さい。（３）ホットキャリア注入（ＨＣＩ）による劣化に対する信頼性が高い。（４）プロセスフローを０．１８μｍまたは０．１３μｍＣＭＯＳプラットフォームに限定する。
現在の条件では、０．１３μｍ技術プラットフォームにおける約５Ｖのディープサブミクロン高出力ＭＯＳＦＥＴの製造は、０．５μｍ（または０．５μｍ超）プラットフォームに広く使用される従来構造を採用する場合に非常に困難な解決課題に直面する。例えば、従来のスペーサを利用し、かつ低濃度ドープドレイン（ＬＤＤ）を有するＭＯＳＦＥＴは、ＨＣＩによる劣化によって生じる信頼性問題に起因して約０．５μｍのチャネル長限界値を有する。５Ｖで動作するときの劣化を十分に小さくするために、ゲート長を０．５μｍ以上に長くする必要がある。更に、ソース側ハロ注入領域（ＨＳ−ＧＯＬＤ）及びゲートオーバーラップＬＤＤドレイン（ＧＯＬＤ）を有する従来のＭＯＳＦＥＴはディープサブミクロンまで縮小することができるが、動作電圧は、ホットキャリア注入（ＨＣＩ）問題及びパンチスルー問題の両方に起因して３．５Ｖ未満に下げる必要がある。ホットキャリア注入に強い性能を得るためには、ゲート／ドレインオーバーラップ長（ゲート電極とＬＤＤ領域とのオーバーラップ：ＧＯＬＤ）を長くする必要があり、これには余分の熱押し込み処理が必要になる。この処理は、熱処理工程を非常に少なくしている０．１３μｍＣＭＯＳプロセスフローには採用することができない。
従来のＬＤＭＯＳ（横方向２重拡散ＭＯＳ）は相対的に高い電圧で動作することができるが、製造プロセスにおける２つの大きな困難によってＬＤＭＯＳの幾何学的形状をディープサブミクロン領域に縮小することができない。第１のタイプのＬＤＭＯＳ処理では、チャネル長は、非自己整合方式によるイオン注入によって決まる。リソグラフィの位置合せ許容誤差を満たすために、十分なマージンを考慮に入れ、これによって約０．５μｍの限界値がこのタイプのＬＤＭＯＳに関して設定されるようにする必要がある。第２のタイプのＬＤＭＯＳ処理では、チャネルドープを、まずポリシリコンゲートがマスクとして機能する形の自己整合方式によるイオン注入によって行ない、次に熱押し込みを行なってドーパントをチャネルに拡散させることにより行なう。このタイプのＬＤＭＯＳによって相対的に小さい素子が得られるが、余分の熱押し込み処理は、熱処理工程を非常に少なくしている標準の０．１３μｍＣＭＯＳプロセスフローには使用することができない。通常、このタイプのＬＤＭＯＳはいずれの最先端ＣＭＯＳ技術プラットフォームでも形成することができない。
０．５μｍプラットフォームに使用される約５ＶのＭＯＳＦＥＴの従来構造は、製造プロセス問題（熱処理工程数または位置合わせずれ）、または素子の信頼性問題（ホットキャリア注入またはパンチスルー）のいずれかに起因して、０．５μｍ以下に縮小することができない。従って、新規タイプのディープサブミクロン半導体素子、詳細には動作電圧が約５Ｖのディープサブミクロン高出力ＭＯＳＦＥＴを実現することが望ましい。更に、０．１３μｍ技術プラットフォームで製造する場合に追加のプロセス工程を全く生じることなく、約５Ｖの範囲の動作を可能にするディープサブミクロン高出力ＭＯＳＦＥＴを形成する方法を提供することが望ましい。更に、本発明の他の所望の機能及び特徴は、本発明に関する以下の詳細な説明及び添付の請求項から、添付の図及び本発明に関するこの背景技術を参照することにより明らかになる。
本発明に関する以下の詳細な説明は基本的に単なる例示であり、本発明または本発明の適用及び使用を制限するものではない。更に、本発明は、前に触れた本発明に関する背景技術に提示される、または本発明に関する以下の詳細な説明に提示されるいかなる理論にも拘束されるものではない。
図１は、本発明の一の実施形態によるＭＯＳトランジスタ１００を断面図として模式的に示している。ＭＯＳトランジスタ１００は、シリコン基板１０１の表面に形成される極低濃度ドープエピタキシャル（ＥＰＩ）層１０２を含む。ゲート絶縁膜１０４をＥＰＩ表面に形成する。ゲート電極１０６をゲート絶縁膜１０４上に形成する。ソース領域１０８及びドレイン領域１１０をエピタキシャル層１０２に、ｎチャネルＭＯＳトランジスタ用の砒素またはリン、またはｐチャネルＭＯＳトランジスタ用のボロンのような適切な導電型決定ドーパントを導入することにより形成する。ゲートオーバーラップＬＤＤ（ＧＯＬＤ）領域１１２をドレイン１１０に形成する。ハロ（パンチスルー）イオン注入領域１１４をソース１０８に形成する。ＧＯＬＤ領域１１２及びハロイオン注入領域１１４を分離することにより、ホットキャリア信頼性、及びドレイン誘起バリア低下（ＤＩＢＬ）による表面（チャネル）パンチスルーの抑制を個別に最適化することができる。
ＭＯＳトランジスタ１００は更に、ゲート電極１０６のソース側エッジに形成され、かつ位置合わせされるｐウェル１１６を含む。複数のスペーサ１２０をゲート電極１０６の周りに設ける。極低濃度ドープエピタキシャル層１０２をＭＯＳトランジスタ１００に使用することにより、ＨＣＩ（ホットキャリア注入）による劣化に強い動作を達成するとともに、ｐウェル１１６を追加することにより、ソースとドレインとの間のバルクパンチスルー（ドレイン領域の空乏層とソース領域の空乏層とが繋がってしまいドレインーソース間に大きなリーク電流が流れてしまう現象）を防止する。ソース側ｐウェルがソース側ハロイオン注入領域と重なるようにソース側ｐウェルを形成することにより、表面パンチスルー及びバルクパンチスルーの両方を防止し、そしてＶｄが約５Ｖの状態でのオフ時リーク電流を極めて小さくする。ＭＯＳトランジスタ１００は、約５Ｖで動作可能なディープサブミクロン（＜０．３μｍ）高出力ＭＯＳＦＥＴとして最先端０．１３μｍ技術において製造される。製造はコスト効率の高い形で行なわれる、というのは、標準の０．１３μｍプロセスフローに使用されるプロセス工程またはマスク層に対して、プロセス工程またはマスク層を追加する必要がないからである。画期的な構造により、リーク電流を小さく維持しながら、極めて小さいオン抵抗（Ｒｄｓｏｎ）が得られる。
図２〜８は、本発明の一の実施形態によるＭＯＳトランジスタ１００のような半導体素子を形成する方法の工程を示している。図２〜８は、特定導電型の不純物を特定の濃度でＭＯＳトランジスタ１００に導入する様子を示している。ここで、逆導電型の不純物、及び種々の不純物濃度が本開示によって想定されることを理解されたい。図２〜８に示すＭＯＳトランジスタ１００はＮチャネルＭＯＳトランジスタであるが、同様の方法工程を使用してＰチャネルＭＯＳトランジスタを、適切な変更を導電型決定ドーパントの導電型に加えることにより形成することができる。同じようにして、同様の方法工程を使用して相補型ＭＯＳ（ＣＭＯＳ）トランジスタを形成することができる。ＭＯＳトランジスタの形成における種々の工程は公知であるので、説明を簡潔にするために、多くの従来工程はここでは簡単に触れるだけとする、または公知のプロセス詳細を紹介することなく全て省略する。「ＭＯＳ素子」という用語は正確には、金属ゲート電極及び酸化物ゲート絶縁膜を有する素子を指すのであるが、当該用語は本明細書全体を通じて、導電性ゲート電極を含み、この導電性ゲート電極がゲート絶縁膜（酸化物または他の絶縁物であるかどうかに拘わらず）の上に位置し、今度はこのゲート絶縁膜が半導体基板の上に位置する構成の半導体素子を指す。
図２は、本発明の一の実施形態によるＭＯＳトランジスタ１００が形成される様子を示し、この場合、プロセスは半導体基板１０１を設ける工程から始まり、半導体基板１０１は、当該基板上に形成される低濃度ドープエピタキシャル層１０２を有する。この好適な実施形態では、エピタキシャル層１０２にボロンのような不純物を、約２×１０１４／ｃｍ３〜約２×１０１５／ｃｍ３の極低濃度にドープして、エピタキシャル層をｐ型にしている。エピタキシャル層１０２は通常のＰ型基板と比較すると、ＨＣＩ（ホットキャリア注入）を抑制する効果が大きい。
図３は、Ｐウェル１１６を形成する様子を示している。Ｐウェル１１６は、ＮＭＯＳ１００を形成する場合には、ボロンを高エネルギーで注入する（矢印１２３で示すように）ことにより形成される。別の実施形態では、ｐウェル１１６の代わりに、リンを高エネルギーで注入することにより形成されるｎウェルを用いてＰＭＯＳを形成する。Ｐウェル１１６に不純物をドープして、Ｐウェルを約１×１０１７／ｃｍ３〜約８×１０１７／ｃｍ３の範囲の適切な濃度とし、この場合、ドーピング濃度を高くすると、ｐウェルがバルクパンチスルーを防止する能力が高くなる。高エネルギー注入によるｐウェル１１６を形成するために、図３に示すフォトレジスト層１２２をエピタキシャル層１０２の一部分の上に塗布する。一旦、ｐウェル１１６が形成されてしまうと、フォトレジスト層１２２を除去する。
図４は、低濃度エピタキシャル層１０２の表面に形成されるゲート絶縁膜１０４を示している。ゲート絶縁膜１０４は、基板１０２を酸化雰囲気中で加熱することにより形成される熱成長二酸化シリコンとすることができる、または酸化シリコン、窒化シリコン、酸窒化シリコンのような堆積絶縁物、またはＨｆＳｉＯのような高誘電率絶縁体などとすることができる。堆積絶縁物は、化学気相成長（ＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）、プラズマ支援化学気相成長（ＰＥＣＶＤ）、または原子層堆積（ＡＬＤ）により堆積させることができる。ゲート絶縁膜１０４は通常、１〜５０ナノメートルの膜厚であり、膜厚はゲート−ドレイン間動作電圧によって変わる。
本発明の一の実施形態によれば、好適には多結晶シリコンから成る層を次に、ゲート絶縁膜１０４の上に堆積させる。多結晶シリコン層は不純物ドープ層として堆積させることができるが、多結晶シリコン層はドープされていない多結晶シリコン層として堆積させ、続いて多結晶シリコン層にイオン注入によって不純物をドープすることが好ましい。酸化シリコン、窒化シリコン、または酸窒化シリコンのようなハードマスク材料（図示せず）を多結晶シリコンの表面に堆積させて、次に多結晶シリコンをパターニングする処理を容易にすることができる。多結晶材料は約１００ｎｍの膜厚に、ＬＰＣＶＤを用いてシラン（ＳｉＨ４）を水素で還元することにより堆積させることができる。ハードマスク材料は約５０ｎｍの膜厚に、この場合もまたＬＰＣＶＤを用いて堆積させることができる。
ハードマスク層、多結晶シリコンから成る下地層、及びゲート絶縁膜１０４から成る下地層をフォトリソグラフィ法によってパターニングしてゲート電極１０６を図４に示すように形成する。好適には、ゲート電極１０６は、ＭＯＳトランジスタ１００が一部分を構成する集積回路を設計するために使用されている設計基準によって許容される最小線幅に等しい幅を有する。多結晶シリコン及びゲート絶縁膜は所望パターンに、例えばＣｌまたはＨＢｒ／Ｏ２による化学反応を起こして生じるプラズマエッチングで形成することができ、そしてハードマスクは、例えばＣＨＦ３，ＣＦ４，またはＳＦ６による化学反応を起こして生じるプラズマエッチングでエッチングすることができる。
次に、図５を参照すると、複数のフォトレジスト１２４、及びリソグラフィ工程を使用する標準的なフォトリソグラフィ処理を行なって、ハロイオン注入領域１１４の形成を可能にする様子が示される。ハロイオン注入領域１１４は素子１００におけるソースエクステンションとして機能する。フォトレジスト１２４を塗布した後、ＭＯＳトランジスタ１００に、斜め方向からの固定した方向の斜めイオン注入プロセスを施す。好適には、固定した方向の斜めイオン注入は、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、リン（Ｐ）、ボロン（Ｂ）などのようなエピタキシャル層１０２と同じドーピング材料のイオンを使用して行なわれるが、ハロイオン注入領域１１４がエピタキシャル層１０２よりも高濃度にドープされる点が異なっている。この好適な実施形態では、ハロイオン注入領域１１４にはボロンイオンを、約５×１０１８／ｃｍ３〜約６×１０１８／ｃｍ３の範囲の濃度レベルでドープする。この好適な実施形態においては、イオン注入プロセスではボロンイオンを使用し、ボロンイオンは、ＭＯＳトランジスタ１００の表面１０３（すなわち、ソース領域に最も近い表面）に、エピタキシャル層１０２の表面１０３に直交する軸に対して鋭角ａの角度で入射させる。好適には角度ａは少なくとも約７度の大きさであり、かつ約９０度よりも小さい。この好適な実施形態では、斜めイオン注入は、４５〜６０度の範囲の角度で行なってハロイオン注入領域１１４を形成する。この好適な実施形態では、ボロンイオンは、約３０ＫｅＶのエネルギーで注入し、かつ注入ドーピング濃度が約５×１０１８／ｃｍ３となるように導入することができる。ここで、イオン注入が固定した方向に行なわれ、かつある角度に傾けて行なわれるので、イオンはＭＯＳトランジスタ１００の内、イオン注入源に曝される、または面する領域に注入されることになる。斜めイオン注入は、イオンがゲート電極１０６のソース側に入射するように行なわれ、そして斜めイオン注入によって、ハロと呼ばれるポケット領域が、ゲート電極１０６がマスクとして作用することにより形成される。ゲート電極１０６によって更に、ハロイオン注入領域１１４を自己整合により形成することができる。ハロイオン注入領域１１４はエピタキシャル層１０２と同じドーピング材料により形成されるが、前に説明したように、ハロイオン注入領域１１４が極めて高濃度にドープされる点がエピタキシャル層とは異なっている。ハロイオン注入領域１１４を形成した後、ソースエクステンション（図示せず）がリン材料により形成され、リン材料は０度の角度の方向に約３０ＫｅＶのエネルギーで注入され、かつ注入ドーピング濃度レベルが約５×１０１８／ｃｍ３〜約６×１０１８／ｃｍ３の範囲となるように導入される。次に、フォトレジスト１２４を除去する。
次に、図６を参照すると、複数のフォトレジスト１２６、及びリソグラフィ工程を使用する標準的なフォトリソグラフィ処理を行なって、自己整合した低濃度ドープドレイン（ＬＤＤ）注入領域１１２を素子１００のドレイン側に形成することができる。ＬＤＤ注入領域１１２はゲートオーバーラップＬＤＤ（ＧＯＬＤ）であり、かつホットキャリア信頼性を向上させることができる。ＬＤＤ注入領域１１２はリン材料により形成され、リン材料は約３０ＫｅＶのエネルギーで注入することができ、かつ注入ドーピング濃度レベルが約１×１０１８／ｃｍ３〜約６×１０１８／ｃｍ３の範囲となるように導入することができる。ゲート電極１０６は、ＬＤＤ注入領域１１２のイオン注入で形成している間にマスクとして作用し、そしてゲート電極１０６によってＬＤＤ注入領域１１２を自己整合により形成することができる。ＬＤＤ注入領域１１２を形成した後、フォトレジスト１２６を除去する。
ゲート電極１０６をパターニングし、そしてハロイオン注入領域１１４及びＬＤＤ注入領域１１２を形成した後、薄い窒化膜層を堆積させ、そしてエッチングしてゲート電極１０６の周りに残し、絶縁スペーサ１２０を図７に示すように形成する。次に、高速熱アニール（ＲＴＡ）工程を行なって素子１００の特性を向上させ、そして更に、ＬＤＤ注入領域１１２をチャネル領域１２８に食い込んで拡散させる。ここで、高速熱アニール工程を行なっている間に、ハロイオン注入領域１１４もチャネル領域１２８に食い込んで更に拡散することを理解されたい。チャネル領域１２８は、ソース領域１０８とドレイン領域１１０との間のエピタキシャル層領域として定義される。
ゲート電極１０６及び絶縁スペーサ１２０をイオン注入マスクとして使用して、ソース領域１０８及びドレイン領域１１０をエピタキシャル層１０２に図８に示すように形成することができる。ゲート電極１０６及び絶縁スペーサ１２０をイオン注入マスクとして使用することにより、ソース領域１０８、ドレイン領域１１０、及びチャネル１２８をゲート電極１０６に自己整合させる。ＮチャネルＭＯＳトランジスタの場合、ソース領域及びドレイン領域は、砒素イオンをイオン注入することにより形成することが好ましいが、リンイオンを使用することもできる。ソース領域１０８及びドレイン領域１１０は浅く、そして好ましくは、約２０ｎｍ未満の接合深さを、最も好ましくは約５〜１０ｎｍ未満の接合深さを有し、更に約１０Ω／□の層抵抗を示すように高濃度にドープされる。
半導体基板を備えた半導体素子の製造方法は、前記基板のある領域に不純物をドープして第１不純物ウェルを形成する工程と、前記第１不純物ウェルの一部分の内部のある領域に不純物をドープして第２不純物ウェルを形成する工程と、ゲート電極を基板の表面の上に、かつゲート誘電体がゲート電極と基板との間に形成されるように形成する工程と、不純物イオンを前記第２不純物ウェルに、前記シリコン基板の前記表面に直交する軸に対してゼロよりも大きい角度で選択的に注入する工程であって、前記不純物イオンがハロイオン注入領域を、前記ゲート電極に自己整合し、かつ前記基板のソース側に位置するように形成する構成の工程と、前記第１不純物ウェルのある領域に不純物をドープして低濃度ドープドレイン（ＬＤＤ）注入領域を、前記ゲート電極に自己整合し、かつ前記基板のドレイン側に位置するように形成する工程と、前記ハロイオン注入領域のある領域に不純物をドープする工程と、前記低濃度ドープドレイン（ＬＤＤ）注入領域のある領域に不純物をドープする工程とからなる。前記基板のある領域に不純物をドープする工程は、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、リン（Ｐ）、及びボロン（Ｂ）から成るグループから選択される材料を含むイオンを注入する工程を含む。不純物イオンを前記第２不純物ウェルに選択的に注入する工程は、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、リン（Ｐ）、及びボロン（Ｂ）から成るグループから選択される材料を含むイオンを注入する工程を含む。前記基板のある領域に不純物をドープして第１不純物ウェルを形成する工程は、ボロンを１×１０１５／ｃｍ３の注入濃度で注入する工程を含む。前記第１不純物ウェルの一部分の内部のある領域に不純物をドープして第２不純物ウェルを形成する工程は、ボロンを１５ＫｅＶ〜５００ＫｅＶのエネルギーで、かつ１×１０１７／ｃｍ３〜２×１０１８／ｃｍ３の範囲の注入濃度でチェーン注入する工程を含む。不純物イオンを前記第２不純物ウェルに選択的に注入する工程は、ボロンを３０ＫｅＶのエネルギーで、かつ５×１０１８／ｃｍ３〜６×１０１８／ｃｍ３の範囲の注入濃度で注入する工程を含む。前記第１不純物ウェルのある領域に不純物ドープして低濃度ドープドレイン（ＬＤＤ）注入領域を形成する工程は、ボロンを３０ＫｅＶのエネルギーで、かつ１×１０１８／ｃｍ３〜５×１０１８／ｃｍ３の範囲の注入濃度で注入する工程を含む。前記ハロイオン注入領域のある領域に不純物をドープする工程ではソース領域を形成し、そして不純物ドープ領域を前記低濃度ドープドレイン（ＬＤＤ）注入領域に形成する前記工程では、ドレイン領域を形成する。
さらなる実施形態において、半導体素子の製造方法は、ドーピング材料を堆積させて不純物エピタキシャル層を前記基板の前記表面に形成する工程と、不純物ドープ領域を前記不純物エピタキシャル層に不純物を注入することにより形成して不純物ウェルを形成する工程と、ゲート電極を基板の表面の上に、かつゲート誘電体がゲート電極と基板との間に形成されるように形成する工程と、不純物イオンを前記不純物ウェルに、前記シリコン基板の前記表面に直交する軸に対してゼロよりも大きい角度で選択的に注入する工程であって、前記不純物イオンがハロイオン注入領域を、前記ゲート電極に自己整合し、かつ前記基板のソース側に位置するように形成する構成の工程と、不純物ドープ領域を前記不純物エピタキシャル層に不純物を注入することにより形成して、低濃度ドープドレイン（ＬＤＤ）注入領域を前記ゲート電極に自己整合し、かつ前記基板のドレイン側に位置するように形成する工程と、絶縁スペーサを前記ゲート電極の周りに形成する工程と、ソース領域を前記ハロイオン注入領域に不純物を注入することにより形成する工程と、ドレイン領域を前記低濃度ドープドレイン（ＬＤＤ）注入領域に不純物を注入することにより形成する工程とからなる。不純物イオンを前記不純物ウェルに選択的に注入する工程は、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、リン（Ｐ）、及びボロン（Ｂ）から成るグループから選択される材料を含むイオンを注入する工程を含む。ドーピング材料を堆積させて不純物エピタキシャル層を形成する工程は、２×１０１４／ｃｍ３〜２×１０１５／ｃｍ３の濃度のボロンを気相成長中にドーピングする工程を含む。不純物ドープ領域を前記不純物エピタキシャル層に不純物を注入することにより形成して不純物ウェルを形成する工程は、ボロンを３０ＫｅＶのエネルギーで、かつ１×１０１７／ｃｍ３〜２×１０１８／ｃｍ３の範囲の注入濃度で注入する工程を含む。不純物イオンを前記不純物ウェルに選択的に注入する工程は、ボロンを３０ＫｅＶのエネルギーで、かつ５×１０１８／ｃｍ３〜６×１０１８／ｃｍ３の範囲の注入濃度で注入する工程を含む。不純物ドープ領域を前記不純物エピタキシャル層に不純物を注入することにより形成して低濃度ドープドレイン（ＬＤＤ）注入領域を形成する工程は、ボロンを３０ＫｅＶのエネルギーで、かつ１×１０１８／ｃｍ３〜５×１０１８／ｃｍ３の範囲の注入濃度で注入する工程を含む。
本発明によればさらに、半導体基板を備えた半導体素子において、前記基板の１つの表面に形成される不純物エピタキシャル層と、前記不純物エピタキシャル層の上に配置されるゲート電極と、前記不純物エピタキシャル層の内部に配置され、かつ前記ゲート電極から部分的にずれる第１不純物ドープ領域と、前記第１不純物ドープ領域の内部に配置される第２不純物ドープ領域と、前記不純物エピタキシャル層の内部に配置され、かつ前記ゲート電極から部分的にずれる第３不純物ドープ領域と、前記第２不純物ドープ領域に形成されるソース領域と；そして前記第３不純物ドープ領域に形成されるドレイン領域と、を備える半導体素子が提供される。不純物エピタキシャル層は２×１０１５／ｃｍ３の不純物濃度を有する。第１不純物ドープ領域は、不純物エピタキシャル層に形成されるウェル領域であり、かつ１×１０１７／ｃｍ３〜８×１０１７／ｃｍ３の範囲の不純物濃度を有する。第２不純物ドープ領域はハロイオン注入領域であり、かつ５×１０１８／ｃｍ３〜６×１０１８／ｃｍ３の範囲の不純物濃度を有する。第３不純物ドープ領域はゲートオーバーラップ低濃度ドレイン（ＧＯＬＤ）であり、かつ１×１０１８／ｃｍ３〜５×１０１８／ｃｍ３の範囲の不純物濃度を有する。ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、リン（Ｐ）、及びボロン（Ｂ）から成るグループから選択されるドーピング材料は、不純物エピタキシャル層、第１不純物ドープ領域、第２不純物ドープ領域、第３不純物ドープ領域、ソース領域、及びドレイン領域を形成する不純物となる。
少なくとも一つの例示としての実施形態及び形成方法を、本発明に関するこれまでの詳細な記述の中に提示してきたが、非常に多くの変形例が存在することを理解されたい。更に、例示としての実施形態、または例示としての複数の実施形態は単なる例に過ぎず、本発明の技術範囲、適用可能性、または構成を決して制限するものではないことを理解されたい。むしろ、これまでの詳細な記述によって、この技術分野の当業者は、本発明の例示としての実施形態を実施するための便利な指針を得ることができ、従って種々の変更を、例示としての実施形態に記載される要素の機能及び配置に関して、添付の請求項及び請求項の法的等価物に示される本発明の技術範囲から逸脱しない限り加えることができることを理解されたい。
本発明のある実施形態例による半導体素子を模式的に示す断面図。 図１の半導体素子を形成するための本発明のある実施形態例による方法の工程を模式的に示す断面図。 図１の半導体素子を形成するための本発明のある実施形態例による方法の工程を模式的に示す断面図。 図１の半導体素子を形成するための本発明のある実施形態例による方法の工程を模式的に示す断面図。 図１の半導体素子を形成するための本発明のある実施形態例による方法の工程を模式的に示す断面図。 図１の半導体素子を形成するための本発明のある実施形態例による方法の工程を模式的に示す断面図。 図１の半導体素子を形成するための本発明のある実施形態例による方法の工程を模式的に示す断面図。 図１の半導体素子を形成するための本発明のある実施形態例による方法の工程を模式的に示す断面図。

Claims (20)

  1. 半導体基板を備える半導体素子の製造方法において、
    前記基板のある領域に不純物をドープして第１不純物ウェルを形成する工程と、
    前記第１不純物ウェルの一部分の内部のある領域に不純物をドープして第２不純物ウェルを形成する工程と、
    ゲート電極を基板の表面の上に、かつゲート誘電体がゲート電極と基板との間に形成されるように形成する工程と、
    前記第２不純物ウェルに、前記シリコン基板の前記表面に直交する軸に対してゼロよりも大きい角度にて不純物イオンを選択的に注入することによって、ハロイオン注入領域を、前記ゲート電極に自己整合し、かつ前記基板のソース側に位置するように形成する工程と、
    前記第１不純物ウェルのある領域に不純物をドープして低濃度ドープドレイン（ＬＤＤ）注入領域を、前記ゲート電極に自己整合し、かつ前記基板のドレイン側に位置するように形成する工程と、
    前記ハロイオン注入領域のある領域に不純物をドープする工程と、
    前記低濃度ドープドレイン（ＬＤＤ）注入領域のある領域に不純物をドープする工程とからなる、半導体素子の製造方法。
  2. 前記基板のある領域に不純物をドープする工程は、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、リン（Ｐ）、及びボロン（Ｂ）から成るグループから選択される材料を含むイオンを注入する工程を含む、請求項１記載の方法。
  3. 不純物イオンを前記第２不純物ウェルに選択的に注入する工程は、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、リン（Ｐ）、及びボロン（Ｂ）から成るグループから選択される材料を含むイオンを注入する工程を含む、請求項１記載の方法。
  4. 前記基板のある領域に不純物をドープして第１不純物ウェルを形成する工程は、ボロンを１×１０１５／ｃｍ３の注入濃度で注入する工程を含む、請求項１記載の方法。
  5. 前記第１不純物ウェルの一部分の内部のある領域に不純物をドープして第２不純物ウェルを形成する工程は、ボロンを１５ＫｅＶ〜５００ＫｅＶのエネルギーで、かつ１×１０１７／ｃｍ３〜２×１０１８／ｃｍ３の範囲の注入濃度でチェーン注入する工程を含む、請求項１記載の方法。
  6. 不純物イオンを前記第２不純物ウェルに選択的に注入する工程は、ボロンを３０ＫｅＶのエネルギーで、かつ５×１０１８／ｃｍ３〜６×１０１８／ｃｍ３の範囲の注入濃度で注入する工程を含む、請求項１記載の方法。
  7. 前記第１不純物ウェルのある領域に不純物をドープして低濃度ドープドレイン（ＬＤＤ）注入領域を形成する工程は、ボロンを３０ＫｅＶのエネルギーで、かつ１×１０１８／ｃｍ３〜５×１０１８／ｃｍ３の範囲の注入濃度で注入する工程を含む、請求項１記載の方法。
  8. 前記ハロイオン注入領域のある領域に不純物をドープする工程ではソース領域を形成し、及び、不純物ドープ領域を前記低濃度ドープドレイン（ＬＤＤ）注入領域に形成する前記工程では、ドレイン領域を形成する、請求項１記載の方法。
  9. 半導体基板を備えた半導体素子の製造方法において、
    ドーピング材料を堆積させて不純物エピタキシャル層を前記基板の前記表面に形成する工程と、
    不純物ドープ領域を前記不純物エピタキシャル層に不純物を注入することにより形成して不純物ウェルを形成する工程と、
    ゲート電極を基板の表面の上に、かつゲート誘電体がゲート電極と基板との間に形成されるように形成する工程と、
    前記不純物ウェルに、前記シリコン基板の前記表面に直交する軸に対してゼロよりも大きい角度にて、不純物イオンを選択的に注入することによって、前記不純物イオンがハロイオン注入領域を、前記ゲート電極に自己整合し、かつ前記基板のソース側に位置するように形成する工程と、
    不純物ドープ領域を前記不純物エピタキシャル層に不純物を注入することにより形成して、低濃度ドープドレイン（ＬＤＤ）注入領域を前記ゲート電極に自己整合し、かつ前記基板のドレイン側に位置するように形成する工程と、
    絶縁スペーサを前記ゲート電極の周りに形成する工程と、
    ソース領域を前記ハロイオン注入領域に不純物を注入することにより形成する工程と、
    ドレイン領域を前記低濃度ドープドレイン（ＬＤＤ）注入領域に不純物を注入することにより形成する工程とからなる、半導体素子の製造方法。
  10. 不純物イオンを前記不純物ウェルに選択的に注入する工程は、ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、リン（Ｐ）、及びボロン（Ｂ）から成るグループから選択される材料を含むイオンを注入する工程を含む、請求項９記載の方法。
  11. ドーピング材料を堆積させて不純物エピタキシャル層を形成する工程は、２×１０１４／ｃｍ３〜２×１０１５／ｃｍ３の濃度のボロンを気相成長中にドーピングする工程を含む、請求項９記載の方法。
  12. 不純物ドープ領域を前記不純物エピタキシャル層に不純物を注入することにより形成して不純物ウェルを形成する工程は、ボロンを３０ＫｅＶのエネルギーで、かつ１×１０１７／ｃｍ３〜２×１０１８／ｃｍ３の範囲の注入濃度で注入する工程を含む、請求項９記載の方法。
  13. 不純物イオンを前記不純物ウェルに選択的に注入する工程は、ボロンを３０ＫｅＶのエネルギーで、かつ５×１０１８／ｃｍ３〜６×１０１８／ｃｍ３の範囲の注入濃度で注入する工程を含む、請求項９記載の方法。
  14. 不純物ドープ領域を前記不純物エピタキシャル層に不純物を注入することにより形成して低濃度ドープドレイン（ＬＤＤ）注入領域を形成する工程は、ボロンを３０ＫｅＶのエネルギーで、かつ１×１０１８／ｃｍ３〜５×１０１８／ｃｍ３の範囲の注入濃度で注入する工程を含む、請求項９記載の方法。
  15. 半導体基板を備える半導体素子において、
    前記基板の１つの表面に形成される不純物エピタキシャル層と、
    前記不純物エピタキシャル層の上に設けられるゲート電極と、
    前記不純物エピタキシャル層の内部に設けられ、かつ一部が前記ゲート電極の位置から離れてオフセットに設けられた第１不純物ドープ領域と、
    前記第１不純物ドープ領域の内部に設けられる第２不純物ドープ領域と、
    前記不純物エピタキシャル層の内部に配置され、かつ一部が前記ゲート電極の位置から離れてオフセットに設けられた第３不純物ドープ領域と、
    前記第２不純物ドープ領域に形成されるソース領域と、
    前記第３不純物ドープ領域に形成されるドレイン領域とからなる、半導体素子。
  16. 不純物エピタキシャル層は２×１０１５／ｃｍ３の不純物濃度を有する、請求項１５記載の半導体素子。
  17. 第１不純物ドープ領域は、不純物エピタキシャル層に形成されるウェル領域であり、かつ１×１０１７／ｃｍ３〜８×１０１７／ｃｍ３の範囲の不純物濃度を有する、請求項１５記載の半導体素子。
  18. 第２不純物ドープ領域はハロイオン注入領域であり、かつ５×１０１８／ｃｍ３〜６×１０１８／ｃｍ３の範囲の不純物濃度を有する、請求項１５記載の半導体素子。
  19. 第３不純物ドープ領域はゲートオーバーラップ低濃度ドレイン（ＧＯＬＤ）であり、かつ１×１０１８／ｃｍ３〜５×１０１８／ｃｍ３の範囲の不純物濃度を有する、請求項１５記載の半導体素子。
  20. ゲルマニウム（Ｇｅ）、砒素（Ａｓ）、リン（Ｐ）、及びボロン（Ｂ）から成るグループから選択されるドーピング材料は、不純物エピタキシャル層、第１不純物ドープ領域、第２不純物ドープ領域、第３不純物ドープ領域、ソース領域、及びドレイン領域を形成する不純物となる、請求項１５記載の半導体素子。
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