JPH07240522A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH07240522A JPH07240522A JP6032278A JP3227894A JPH07240522A JP H07240522 A JPH07240522 A JP H07240522A JP 6032278 A JP6032278 A JP 6032278A JP 3227894 A JP3227894 A JP 3227894A JP H07240522 A JPH07240522 A JP H07240522A
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- semiconductor region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高周波特性および電力利得特性の優れた半導
体集積回路装置と、それを簡単に得ることができる製造
技術を提供する。 【構成】 ＭＯＳＦＥＴのソース領域を構成するｎ型半
導体領域９，１２の下層に、そのＭＯＳＦＥＴが形成さ
れているｐ型半導体領域２よりも高濃度の不純物が導入
されてなるｐ型半導体領域８を設けたことにより、前記
ゲート電極５と前記ｎ型半導体領域１２との間の容量Ｃ
GSに接続する抵抗の電流通路が増えるため、この領域の
抵抗が低減することより、諸電気特性を維持したまま
で、電力利得の高い高性能なＭＯＳＦＥＴを簡単な製造
技術によって得ることができる。
体集積回路装置と、それを簡単に得ることができる製造
技術を提供する。 【構成】 ＭＯＳＦＥＴのソース領域を構成するｎ型半
導体領域９，１２の下層に、そのＭＯＳＦＥＴが形成さ
れているｐ型半導体領域２よりも高濃度の不純物が導入
されてなるｐ型半導体領域８を設けたことにより、前記
ゲート電極５と前記ｎ型半導体領域１２との間の容量Ｃ
GSに接続する抵抗の電流通路が増えるため、この領域の
抵抗が低減することより、諸電気特性を維持したまま
で、電力利得の高い高性能なＭＯＳＦＥＴを簡単な製造
技術によって得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、高周波特性および電力
利得特性の良いＭＯＳ（Metal Oxide Semiconductor ）
型半導体集積回路装置に適用して有効な技術に関する。
よびその製造技術に関し、特に、高周波特性および電力
利得特性の良いＭＯＳ（Metal Oxide Semiconductor ）
型半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体集積回路装置は、ＭＯＳ
ＦＥＴを主要素子としているものであるため、高集積化
がしやすく、しかも消費電力の小さい半導体集積回路装
置を得ることができるものである。
ＦＥＴを主要素子としているものであるため、高集積化
がしやすく、しかも消費電力の小さい半導体集積回路装
置を得ることができるものである。
【０００３】前記ＭＯＳ型半導体集積回路装置におい
て、高周波特性および高耐圧特性の優れた構造のものと
して、オフセットゲート形状のＭＯＳＦＥＴを採用した
ものがある。前記オフセットゲート構造のＭＯＳＦＥＴ
とは、ソース領域およびドレイン領域が同一半導体基板
表面に形成されており、特に前記ソース領域と前記ドレ
イン領域との間の耐圧を高くするために、前記ドレイン
領域とチャンネル領域の間に前記ドレイン領域と同じ導
電型でしかも低濃度の領域を設けた構造のものである。
て、高周波特性および高耐圧特性の優れた構造のものと
して、オフセットゲート形状のＭＯＳＦＥＴを採用した
ものがある。前記オフセットゲート構造のＭＯＳＦＥＴ
とは、ソース領域およびドレイン領域が同一半導体基板
表面に形成されており、特に前記ソース領域と前記ドレ
イン領域との間の耐圧を高くするために、前記ドレイン
領域とチャンネル領域の間に前記ドレイン領域と同じ導
電型でしかも低濃度の領域を設けた構造のものである。
【０００４】
【発明が解決しようとする課題】前記ＭＯＳＦＥＴにお
いては、大電力を印加し高周波電力増幅を行う際、ゲー
トに高周波電力または高周波電圧が印加され、ドレイン
電流を制御するものである。
いては、大電力を印加し高周波電力増幅を行う際、ゲー
トに高周波電力または高周波電圧が印加され、ドレイン
電流を制御するものである。
【０００５】その際に、印加される高周波電力または高
周波電圧の半周期は、前記ドレイン電流を流さない極性
においても存在し、その分については、前記ゲートとソ
ース間の容量ＣGSに接続するチャンネル領域たとえば半
導体基板上のエピタキシャル成長などで形成された半導
体領域の抵抗Ｒは、ＭＯＳＦＥＴなどの半導体素子の形
成される前記半導体領域の比抵抗と厚さによって決定さ
れるものである。
周波電圧の半周期は、前記ドレイン電流を流さない極性
においても存在し、その分については、前記ゲートとソ
ース間の容量ＣGSに接続するチャンネル領域たとえば半
導体基板上のエピタキシャル成長などで形成された半導
体領域の抵抗Ｒは、ＭＯＳＦＥＴなどの半導体素子の形
成される前記半導体領域の比抵抗と厚さによって決定さ
れるものである。
【０００６】そのため、前記半導体領域の前記抵抗Ｒが
低ければ、前記ゲートと前記ソース間の消費電力を低減
することができ、前記ＭＯＳＦＥＴの電力利得を向上さ
せることができる。
低ければ、前記ゲートと前記ソース間の消費電力を低減
することができ、前記ＭＯＳＦＥＴの電力利得を向上さ
せることができる。
【０００７】ところが、前記半導体領域の比抵抗を下げ
たり、厚さを薄くすることはドレインと前記ソース間の
耐圧ＶDSS の低下、あるいは容量ＣDSの増加、それにし
きい値電圧ＶTHが高くなるという副作用があることが判
明した。
たり、厚さを薄くすることはドレインと前記ソース間の
耐圧ＶDSS の低下、あるいは容量ＣDSの増加、それにし
きい値電圧ＶTHが高くなるという副作用があることが判
明した。
【０００８】したがって、優れた高周波特性でしかも電
力利得を向上させ得たＭＯＳＦＥＴを有する半導体集積
回路装置を得ることができないという問題点があること
が判明した。
力利得を向上させ得たＭＯＳＦＥＴを有する半導体集積
回路装置を得ることができないという問題点があること
が判明した。
【０００９】本発明の一つの目的は、高周波特性および
電力利得特性の優れた半導体集積回路装置を提供するこ
とにある。
電力利得特性の優れた半導体集積回路装置を提供するこ
とにある。
【００１０】本発明の他の目的は、高周波特性および電
力利得特性の優れた半導体集積回路装置を簡単に得るこ
とができる製造技術を提供することにある。
力利得特性の優れた半導体集積回路装置を簡単に得るこ
とができる製造技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を説明すれば、以下
のとおりである。
る発明のうち、代表的なものの概要を説明すれば、以下
のとおりである。
【００１３】本発明の半導体集積回路装置は、ゲート電
極下の第１導電型半導体領域をはさんで第２導電型のド
レイン領域と第２導電型のソース領域とが配置されてい
るＭＯＳＦＥＴにおける前記ソース領域下には、前記第
１導電型半導体領域よりも高濃度でかつ前記第１導電型
半導体領域と同一導電型の第２の半導体領域が設けられ
ているものとする。
極下の第１導電型半導体領域をはさんで第２導電型のド
レイン領域と第２導電型のソース領域とが配置されてい
るＭＯＳＦＥＴにおける前記ソース領域下には、前記第
１導電型半導体領域よりも高濃度でかつ前記第１導電型
半導体領域と同一導電型の第２の半導体領域が設けられ
ているものとする。
【００１４】
【作用】前記した手段によれば、前記ゲート電極下の半
導体領域であるチャンネル領域下から前記ソース領域に
かけて設けられている高濃度な半導体領域により、前記
ゲート電極と前記ソース領域との間の容量ＣGSに接続す
る抵抗の電流通路が増えるため、この領域の抵抗が低減
することより、諸電気特性を維持したままで、電力利得
の高い高性能なＭＯＳＦＥＴを提供することができる。
導体領域であるチャンネル領域下から前記ソース領域に
かけて設けられている高濃度な半導体領域により、前記
ゲート電極と前記ソース領域との間の容量ＣGSに接続す
る抵抗の電流通路が増えるため、この領域の抵抗が低減
することより、諸電気特性を維持したままで、電力利得
の高い高性能なＭＯＳＦＥＴを提供することができる。
【００１５】前記諸電気特性の維持については、前記高
濃度な半導体領域は前記チャンネル領域より下方に形成
されていることより、しきい値電圧ＶTHの変化もない。
また、前記ドレイン領域側の半導体領域の比抵抗、厚さ
は変わらないので、ＶDSS 低下やＶDS増加の副作用もな
い。
濃度な半導体領域は前記チャンネル領域より下方に形成
されていることより、しきい値電圧ＶTHの変化もない。
また、前記ドレイン領域側の半導体領域の比抵抗、厚さ
は変わらないので、ＶDSS 低下やＶDS増加の副作用もな
い。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。
【００１７】（実施例１）図１〜図５は、本発明の一実
施例である半導体集積回路装置およびその製造工程を示
す断面図である。同図を用いて、本発明の半導体集積回
路装置およびその具体的な製造方法について説明する。
施例である半導体集積回路装置およびその製造工程を示
す断面図である。同図を用いて、本発明の半導体集積回
路装置およびその具体的な製造方法について説明する。
【００１８】まず、図１に示すように、例えばｐ型のシ
リコン単結晶からなる半導体基板１の表面にエピタキシ
ャル成長技術を用いて前記ｐ型の半導体基板よりも低濃
度のｐ型半導体領域（第１導電型半導体領域）２を形成
する。
リコン単結晶からなる半導体基板１の表面にエピタキシ
ャル成長技術を用いて前記ｐ型の半導体基板よりも低濃
度のｐ型半導体領域（第１導電型半導体領域）２を形成
する。
【００１９】次に、前記ｐ型半導体領域２の選択的な領
域を熱酸化して素子間分離用フィールド絶縁膜となるフ
ィールド酸化シリコン膜３を形成する。
域を熱酸化して素子間分離用フィールド絶縁膜となるフ
ィールド酸化シリコン膜３を形成する。
【００２０】次に、活性領域である前記ｐ型半導体領域
２の表面にゲート絶縁膜となるゲート酸化シリコン膜４
を形成した後、全面に多結晶シリコン膜をＣＶＤ法によ
り形成し、フォトエッチング技術を用いて不要な領域を
取り除いてゲート電極５を形成する。なお、６は、前記
フォトエッチング技術工程において設けられた酸化シリ
コン膜である。すなわち、前記フィールド酸化シリコン
膜３によって囲まれた活性領域に形成されたゲート酸化
シリコン膜４上にゲート電極５となる多結晶シリコン膜
をＣＶＤ法により形成し、前記多結晶シリコン膜表面を
酸化して前記酸化シリコン膜６を形成した後、前記酸化
シリコン膜６上に形成したフォトレジスト膜をマスクに
して前記酸化シリコン膜６およびその下層の多結晶シリ
コン膜を順次エッチングすることにより前記ゲート電極
５を形成する。
２の表面にゲート絶縁膜となるゲート酸化シリコン膜４
を形成した後、全面に多結晶シリコン膜をＣＶＤ法によ
り形成し、フォトエッチング技術を用いて不要な領域を
取り除いてゲート電極５を形成する。なお、６は、前記
フォトエッチング技術工程において設けられた酸化シリ
コン膜である。すなわち、前記フィールド酸化シリコン
膜３によって囲まれた活性領域に形成されたゲート酸化
シリコン膜４上にゲート電極５となる多結晶シリコン膜
をＣＶＤ法により形成し、前記多結晶シリコン膜表面を
酸化して前記酸化シリコン膜６を形成した後、前記酸化
シリコン膜６上に形成したフォトレジスト膜をマスクに
して前記酸化シリコン膜６およびその下層の多結晶シリ
コン膜を順次エッチングすることにより前記ゲート電極
５を形成する。
【００２１】なお、図１に示すように、前記ゲート酸化
シリコン膜４は、後述するように、オフセット構造のＭ
ＯＳＦＥＴを形成するために、前記ゲート電極５の周辺
に延長した形で整形されている。図表示の明確さを目的
として、前記ゲート酸化シリコン膜４のオフセット構造
部分となる延長領域を実寸法の割合よりも拡大して示し
ている。
シリコン膜４は、後述するように、オフセット構造のＭ
ＯＳＦＥＴを形成するために、前記ゲート電極５の周辺
に延長した形で整形されている。図表示の明確さを目的
として、前記ゲート酸化シリコン膜４のオフセット構造
部分となる延長領域を実寸法の割合よりも拡大して示し
ている。
【００２２】また、図示を省略しているが、前記半導体
基板１および前記ｐ型半導体領域２には、複数の活性領
域が設けられており、ＭＯＳＦＥＴなどの種々の半導体
素子が複数個形成されるようになっている。さらにま
た、前記フィールド酸化シリコン膜３の下には、図示し
ないが反転防止用のｐ型チャンネルストッパ層を形成し
ている。
基板１および前記ｐ型半導体領域２には、複数の活性領
域が設けられており、ＭＯＳＦＥＴなどの種々の半導体
素子が複数個形成されるようになっている。さらにま
た、前記フィールド酸化シリコン膜３の下には、図示し
ないが反転防止用のｐ型チャンネルストッパ層を形成し
ている。
【００２３】次に、図２に示すように、前記半導体基板
１上にフォトレジスト膜７を形成し、前記フォトレジス
ト膜７を露光感光して、前記活性領域におけるＭＯＳＦ
ＥＴのドレイン領域を被覆するように拡散用マスクとな
るフォトレジスト膜７を形成すると共に、前記フォトレ
ジスト膜７のソース領域に開口を形成する。
１上にフォトレジスト膜７を形成し、前記フォトレジス
ト膜７を露光感光して、前記活性領域におけるＭＯＳＦ
ＥＴのドレイン領域を被覆するように拡散用マスクとな
るフォトレジスト膜７を形成すると共に、前記フォトレ
ジスト膜７のソース領域に開口を形成する。
【００２４】次に、前記フォトレジスト膜７を拡散用マ
スクとして使用して、高エネルギーのイオン注入法を採
用してｐ型不純物であるボロン（Ｂ）などを前記ｐ型半
導体領域２におけるソース領域となる領域にイオン打ち
込みした後、熱拡散を行い、前記ｐ型半導体領域２より
も高濃度なｐ型半導体領域（第２の半導体領域）８を形
成する。
スクとして使用して、高エネルギーのイオン注入法を採
用してｐ型不純物であるボロン（Ｂ）などを前記ｐ型半
導体領域２におけるソース領域となる領域にイオン打ち
込みした後、熱拡散を行い、前記ｐ型半導体領域２より
も高濃度なｐ型半導体領域（第２の半導体領域）８を形
成する。
【００２５】なお、前記ｐ型半導体領域８の形成にあた
っては、イオン注入法以外にも不純物の熱拡散法によっ
ても形成できる。ただし、イオン注入法によると、前記
ｐ型半導体領域８の深さ・形状・拡散層領域の調整・制
御が高精度に行えるという特長がある。
っては、イオン注入法以外にも不純物の熱拡散法によっ
ても形成できる。ただし、イオン注入法によると、前記
ｐ型半導体領域８の深さ・形状・拡散層領域の調整・制
御が高精度に行えるという特長がある。
【００２６】次に、図３に示すように、不要となった前
記フォトレジスト膜７を取り除いた後、オフセット構造
の前記ゲート酸化シリコン膜４下の前記ｐ型半導体領域
２を含む前記ｐ型半導体領域２にｎ型不純物であるリン
（Ｐ）などを用いて、イオン注入法によりオフセット構
造、すなわち、ＬＤＤ(Lightly Doped Drain) 構造のド
レイン領域およびソース領域となるｎ型半導体領域（第
１のドレイン領域、第１のソース領域）９を形成する。
記フォトレジスト膜７を取り除いた後、オフセット構造
の前記ゲート酸化シリコン膜４下の前記ｐ型半導体領域
２を含む前記ｐ型半導体領域２にｎ型不純物であるリン
（Ｐ）などを用いて、イオン注入法によりオフセット構
造、すなわち、ＬＤＤ(Lightly Doped Drain) 構造のド
レイン領域およびソース領域となるｎ型半導体領域（第
１のドレイン領域、第１のソース領域）９を形成する。
【００２７】次に、図４に示すように、オフセット構造
の前記ゲート酸化シリコン膜４上に、前記ゲート電極５
の側壁の絶縁膜（サイドウォール絶縁膜）となるように
酸化シリコン膜１０を形成する。
の前記ゲート酸化シリコン膜４上に、前記ゲート電極５
の側壁の絶縁膜（サイドウォール絶縁膜）となるように
酸化シリコン膜１０を形成する。
【００２８】次に、前記酸化シリコン膜１０、前記ゲー
ト電極５などを拡散用マスクとして、前記ｐ型半導体領
域２の活性領域に、前記ｎ型半導体領域９よりも高濃度
なｎ型の不純物をイオン注入したのち、熱処理を行って
それらの不純物を拡散させることにより第２のドレイン
領域となるｎ型半導体領域１１と第２のソース領域とな
るｎ型半導体領域１２を形成する。
ト電極５などを拡散用マスクとして、前記ｐ型半導体領
域２の活性領域に、前記ｎ型半導体領域９よりも高濃度
なｎ型の不純物をイオン注入したのち、熱処理を行って
それらの不純物を拡散させることにより第２のドレイン
領域となるｎ型半導体領域１１と第２のソース領域とな
るｎ型半導体領域１２を形成する。
【００２９】次に、図５に示すように、前記ｎ型半導体
領域１１および前記ｎ型半導体領域１２におけるコンタ
クト領域に、導電性多結晶シリコン、アルミニウムなど
の電気導電性材料を用いて電気配線層を形成する。その
後、フォトエッチング技術を用いて前記電気配線層を選
択的に除去して配線パターンを有する電気配線層となる
ドレイン電極１３とソース電極１４を形成する。
領域１１および前記ｎ型半導体領域１２におけるコンタ
クト領域に、導電性多結晶シリコン、アルミニウムなど
の電気導電性材料を用いて電気配線層を形成する。その
後、フォトエッチング技術を用いて前記電気配線層を選
択的に除去して配線パターンを有する電気配線層となる
ドレイン電極１３とソース電極１４を形成する。
【００３０】前記電気配線層の材料は、導電性多結晶シ
リコン膜や多結晶シリコン膜と高融点シリサイド膜との
積層膜それにアルミニウム膜などという電気導電性のあ
るものならばどのような組み合わせでもよい。さらに、
図示しないが、前記ドレイン電極１３とソース電極１４
上に層間絶縁膜を介して多層の電気配線層を設けること
ができる。
リコン膜や多結晶シリコン膜と高融点シリサイド膜との
積層膜それにアルミニウム膜などという電気導電性のあ
るものならばどのような組み合わせでもよい。さらに、
図示しないが、前記ドレイン電極１３とソース電極１４
上に層間絶縁膜を介して多層の電気配線層を設けること
ができる。
【００３１】本実施例の半導体集積回路装置におけるＭ
ＯＳＦＥＴは、図５および図６に概略図を示すように、
高濃度の前記半導体基板１上にエピタキシャル成長によ
り形成された低濃度の前記ｐ型半導体領域２があり、前
記ｐ型半導体領域２の表面にはｎ型半導体領域１１およ
びｎ型半導体領域１２が形成されている。
ＯＳＦＥＴは、図５および図６に概略図を示すように、
高濃度の前記半導体基板１上にエピタキシャル成長によ
り形成された低濃度の前記ｐ型半導体領域２があり、前
記ｐ型半導体領域２の表面にはｎ型半導体領域１１およ
びｎ型半導体領域１２が形成されている。
【００３２】また、前記ｎ型半導体領域１１は前記ゲー
ト電極５とオフセット構造とするために、前記ゲート電
極５近傍の前記ドレイン領域には不純物濃度が薄いｎ型
半導体領域９が形成されている。
ト電極５とオフセット構造とするために、前記ゲート電
極５近傍の前記ドレイン領域には不純物濃度が薄いｎ型
半導体領域９が形成されている。
【００３３】前記ｎ型半導体領域１１および前記ｎ型半
導体領域１２の間のｐ型半導体領域２の表面には、薄く
形成されたゲート絶縁膜となるゲート酸化シリコン膜４
を介して前記ゲート電極５が形成されている。
導体領域１２の間のｐ型半導体領域２の表面には、薄く
形成されたゲート絶縁膜となるゲート酸化シリコン膜４
を介して前記ゲート電極５が形成されている。
【００３４】前記ｎ型半導体領域１１および前記ｎ型半
導体領域１２には、それぞれ前記ドレイン電極１３、前
記ソース電極１４が形成されている。
導体領域１２には、それぞれ前記ドレイン電極１３、前
記ソース電極１４が形成されている。
【００３５】前記ＭＯＳＦＥＴの前記ゲート電極５下方
のチャンネル領域下方から前記ｎ型半導体領域１２の下
部にかけて延在するｐ型半導体領域８がある。
のチャンネル領域下方から前記ｎ型半導体領域１２の下
部にかけて延在するｐ型半導体領域８がある。
【００３６】前記ｐ型半導体領域８は、前記ｐ型半導体
領域２よりも高濃度のｐ型領域となっている。
領域２よりも高濃度のｐ型領域となっている。
【００３７】前記ｐ型半導体領域８は、前記ゲート電極
５および前記ｎ型半導体領域１１をフォトレジスト膜７
でカバーし、これらをマスクにして、ボロン（Ｂ）など
のｐ型不純物を高エネルギーのイオン注入法を用いて形
成しているものである。
５および前記ｎ型半導体領域１１をフォトレジスト膜７
でカバーし、これらをマスクにして、ボロン（Ｂ）など
のｐ型不純物を高エネルギーのイオン注入法を用いて形
成しているものである。
【００３８】図７は、図６に示している前記ＭＯＳＦＥ
Ｔの等価回路図である。
Ｔの等価回路図である。
【００３９】前記ＭＯＳＦＥＴの前記ゲート電極５と前
記ソース領域１２であるｎ型半導体領域との間の容量Ｃ
GSに接続している抵抗は、前記ｐ型半導体領域２による
抵抗Ｒ1 に、チャンネル下から前記ｎ型半導体領域１２
下に延在する前記ｐ型半導体領域８の抵抗Ｒ2 が並列に
接続し、さらに前記ｐ型半導体領域８の下の抵抗Ｒ3に
つながるようなかたちをとっている。
記ソース領域１２であるｎ型半導体領域との間の容量Ｃ
GSに接続している抵抗は、前記ｐ型半導体領域２による
抵抗Ｒ1 に、チャンネル下から前記ｎ型半導体領域１２
下に延在する前記ｐ型半導体領域８の抵抗Ｒ2 が並列に
接続し、さらに前記ｐ型半導体領域８の下の抵抗Ｒ3に
つながるようなかたちをとっている。
【００４０】つまり、前記ｐ型半導体領域２における抵
抗Ｒ1 に対して、前記ｐ型半導体領域８の抵抗Ｒ2 が並
列に接続されることにより、電流通路がふえ、前記ゲー
ト電極５と前記第２のソース領域であるｎ型半導体領域
１２との間の容量ＣGSに接続する抵抗を低減することが
できる。
抗Ｒ1 に対して、前記ｐ型半導体領域８の抵抗Ｒ2 が並
列に接続されることにより、電流通路がふえ、前記ゲー
ト電極５と前記第２のソース領域であるｎ型半導体領域
１２との間の容量ＣGSに接続する抵抗を低減することが
できる。
【００４１】したがって、前記ゲート電極５にチャンネ
ルを作らないような極性の信号電圧が印加されていると
きの電力損失を大幅に低減することができる。
ルを作らないような極性の信号電圧が印加されていると
きの電力損失を大幅に低減することができる。
【００４２】ここで、前記ｐ型半導体領域８を設けてい
る本実施例における前記ＭＯＳＦＥＴと、前記ｐ型半導
体領域８を設けていないＭＯＳＦＥＴとを比較すると、
次の通りになる。
る本実施例における前記ＭＯＳＦＥＴと、前記ｐ型半導
体領域８を設けていないＭＯＳＦＥＴとを比較すると、
次の通りになる。
【００４３】前記ｐ型半導体領域８を設けていないＭＯ
ＳＦＥＴにおける単位面積あたりの抵抗Ｒ1 を１０Ωと
する。一方、本実施例における前記ＭＯＳＦＥＴにおけ
る単位面積あたりの抵抗Ｒ1 を１０Ω、Ｒ2 を１Ω、Ｒ
3 を９Ωとすると、前記容量ＣGSに接続される抵抗は５
Ωとなり、前記ｐ型半導体領域８を設けていないＭＯＳ
ＦＥＴにおける単位面積あたりの抵抗Ｒ1 が１０Ωであ
ることより、前記ｐ型半導体領域８を設けている前記Ｍ
ＯＳＦＥＴにおける単位面積あたりの抵抗Ｒ1は５０％
低減でき、前記抵抗での損失を低減できることより、前
記ＭＯＳＦＥＴの電力損失を大幅に改善することができ
ることがわかる。
ＳＦＥＴにおける単位面積あたりの抵抗Ｒ1 を１０Ωと
する。一方、本実施例における前記ＭＯＳＦＥＴにおけ
る単位面積あたりの抵抗Ｒ1 を１０Ω、Ｒ2 を１Ω、Ｒ
3 を９Ωとすると、前記容量ＣGSに接続される抵抗は５
Ωとなり、前記ｐ型半導体領域８を設けていないＭＯＳ
ＦＥＴにおける単位面積あたりの抵抗Ｒ1 が１０Ωであ
ることより、前記ｐ型半導体領域８を設けている前記Ｍ
ＯＳＦＥＴにおける単位面積あたりの抵抗Ｒ1は５０％
低減でき、前記抵抗での損失を低減できることより、前
記ＭＯＳＦＥＴの電力損失を大幅に改善することができ
ることがわかる。
【００４４】前記ＭＯＳＦＥＴにおいては、前記ｐ型半
導体領域８は、前記ドレイン領域であるｎ型半導体領域
１１には存在しないので、ドレイン耐圧、ドレインとソ
ース間の容量ＣDSには全く悪影響がない。さらに、前記
ｐ型半導体領域８は、前記ゲート電極５下のチャンネル
領域より下に作られていることより、しきい値電圧ＶTH
への影響もない。
導体領域８は、前記ドレイン領域であるｎ型半導体領域
１１には存在しないので、ドレイン耐圧、ドレインとソ
ース間の容量ＣDSには全く悪影響がない。さらに、前記
ｐ型半導体領域８は、前記ゲート電極５下のチャンネル
領域より下に作られていることより、しきい値電圧ＶTH
への影響もない。
【００４５】つまり、これらの諸特性を変えることな
く、前記ＭＯＳＦＥＴの電力利得を向上することができ
る。
く、前記ＭＯＳＦＥＴの電力利得を向上することができ
る。
【００４６】（実施例２）図８は、本発明の他の実施例
である半導体集積回路装置およびその製造工程を示す断
面図である。同図を用いて、本発明の半導体集積回路装
置およびその具体的な製造方法について説明する。
である半導体集積回路装置およびその製造工程を示す断
面図である。同図を用いて、本発明の半導体集積回路装
置およびその具体的な製造方法について説明する。
【００４７】本実施例における半導体集積回路装置の製
造工程は、前述した実施例１の半導体集積回路装置の製
造方法と類似している。
造工程は、前述した実施例１の半導体集積回路装置の製
造方法と類似している。
【００４８】前述した実施例１の半導体集積回路装置と
異なる点は、前記ソース領域であるｎ型半導体領域１２
の一部に前記ｐ型半導体領域８よりも高濃度のｐ型半導
体層１５を設けていることである。
異なる点は、前記ソース領域であるｎ型半導体領域１２
の一部に前記ｐ型半導体領域８よりも高濃度のｐ型半導
体層１５を設けていることである。
【００４９】前記ｐ型半導体層１５の形成にあたって
は、図４に示しているように、前記ソース領域となるｎ
型半導体領域１２を形成した後、図示を省略するが、酸
化シリコン膜などからなる拡散用マスク膜を前記ソース
領域であるｎ型半導体領域１２を含む前記半導体基板１
上に形成し、前記拡散用マスク膜における開口部を通し
てｐ型不純物であるボロン（Ｂ）などを前記ソース領域
であるｎ型半導体領域１２の一部に選択的にイオン注入
法によりイオン打ち込みし、熱拡散することにより、図
８に示すように前記ｐ型半導体領域８と接触した形状の
前記ｐ型半導体層１５を形成するものである。なお、前
記ｐ型半導体層１５の形成にあたっては、ｐ型不純物で
あるボロン（Ｂ）などを前記ソース領域であるｎ型半導
体領域１２の一部に熱拡散して形成することもできる。
は、図４に示しているように、前記ソース領域となるｎ
型半導体領域１２を形成した後、図示を省略するが、酸
化シリコン膜などからなる拡散用マスク膜を前記ソース
領域であるｎ型半導体領域１２を含む前記半導体基板１
上に形成し、前記拡散用マスク膜における開口部を通し
てｐ型不純物であるボロン（Ｂ）などを前記ソース領域
であるｎ型半導体領域１２の一部に選択的にイオン注入
法によりイオン打ち込みし、熱拡散することにより、図
８に示すように前記ｐ型半導体領域８と接触した形状の
前記ｐ型半導体層１５を形成するものである。なお、前
記ｐ型半導体層１５の形成にあたっては、ｐ型不純物で
あるボロン（Ｂ）などを前記ソース領域であるｎ型半導
体領域１２の一部に熱拡散して形成することもできる。
【００５０】次に、前記ドレイン領域および前記ソース
領域であるｎ型半導体領域１１，１２さらに前記ｐ型半
導体層１５におけるンタクト領域に、導電性多結晶シリ
コン膜、アルミニウム膜などの電気導電性材料を用いて
電気配線層を形成する。その後、フォトエッチング技術
を用いて前記電気配線層を選択的に除去して配線パター
ンを有する電気配線層となるドレイン電極１３とソース
電極（コンタクト電極）１４を形成する。
領域であるｎ型半導体領域１１，１２さらに前記ｐ型半
導体層１５におけるンタクト領域に、導電性多結晶シリ
コン膜、アルミニウム膜などの電気導電性材料を用いて
電気配線層を形成する。その後、フォトエッチング技術
を用いて前記電気配線層を選択的に除去して配線パター
ンを有する電気配線層となるドレイン電極１３とソース
電極（コンタクト電極）１４を形成する。
【００５１】前記電気配線層の材料は、導電性多結晶シ
リコン膜や多結晶シリコン膜と高融点シリサイド膜との
積層膜それにアルミニウム膜などという電気導電性のあ
るものならばどのような組み合わせでもよい。さらに、
図示しないが、前記ドレイン電極１３とソース電極１４
上に層間絶縁膜を介して多層の電気配線層を設けること
ができる。
リコン膜や多結晶シリコン膜と高融点シリサイド膜との
積層膜それにアルミニウム膜などという電気導電性のあ
るものならばどのような組み合わせでもよい。さらに、
図示しないが、前記ドレイン電極１３とソース電極１４
上に層間絶縁膜を介して多層の電気配線層を設けること
ができる。
【００５２】本実施例の半導体集積回路装置におけるＭ
ＯＳＦＥＴは、図８および図９に概略を示すように、前
記ｐ型半導体領域８に前記ｐ型半導体層（第３の半導体
領域）１５が電気的に接続されており、前記ソース電極
１４に接続されている構造となっている。
ＯＳＦＥＴは、図８および図９に概略を示すように、前
記ｐ型半導体領域８に前記ｐ型半導体層（第３の半導体
領域）１５が電気的に接続されており、前記ソース電極
１４に接続されている構造となっている。
【００５３】したがって、前記ｐ型半導体領域８におけ
る抵抗Ｒ2 に流れる電流は、前記半導体基板１における
抵抗Ｒ3 にはほとんど流れず、前記ソース電極１４に直
接流れるために、抵抗値を抵抗Ｒ3 を無くした分だけ小
さくすることができる。
る抵抗Ｒ2 に流れる電流は、前記半導体基板１における
抵抗Ｒ3 にはほとんど流れず、前記ソース電極１４に直
接流れるために、抵抗値を抵抗Ｒ3 を無くした分だけ小
さくすることができる。
【００５４】それゆえに、前記ｐ型半導体領域２におけ
る抵抗Ｒ1 には電流がほとんど流れず、前記ｐ型半導体
領域８の抵抗Ｒ2 における電流通路に電流が流れること
により、前記ゲート電極５と前記ソース領域であるｎ型
半導体領域１２との間の容量ＣGSに接続する抵抗を大幅
に低減することができる。
る抵抗Ｒ1 には電流がほとんど流れず、前記ｐ型半導体
領域８の抵抗Ｒ2 における電流通路に電流が流れること
により、前記ゲート電極５と前記ソース領域であるｎ型
半導体領域１２との間の容量ＣGSに接続する抵抗を大幅
に低減することができる。
【００５５】したがって、前記ゲート電極５にチャンネ
ルを作らないような極性の信号電圧が印加されていると
きの電力損失を大幅に低減することができる。
ルを作らないような極性の信号電圧が印加されていると
きの電力損失を大幅に低減することができる。
【００５６】前記ＭＯＳＦＥＴにおいては、前記ｐ型半
導体領域８は、前記ドレイン領域であるｎ型半導体領域
１１には存在しないので、ドレイン耐圧、ドレインとソ
ース間の容量ＣDSには全く悪影響がない。さらに、前記
ｐ型半導体領域８は、前記ゲート電極５下のチャンネル
領域より下に作られていることより、しきい値電圧ＶTH
への影響もない。
導体領域８は、前記ドレイン領域であるｎ型半導体領域
１１には存在しないので、ドレイン耐圧、ドレインとソ
ース間の容量ＣDSには全く悪影響がない。さらに、前記
ｐ型半導体領域８は、前記ゲート電極５下のチャンネル
領域より下に作られていることより、しきい値電圧ＶTH
への影響もない。
【００５７】つまり、これらの諸特性を変えることな
く、前記ＭＯＳＦＥＴの電力利得を向上することができ
る。
く、前記ＭＯＳＦＥＴの電力利得を向上することができ
る。
【００５８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５９】本発明は、前記実施例においてはＭＯＳ型
半導体集積回路装置であったが、ＢｉＭＯＳ(Bipolar M
OS) のＭＯＳＦＥＴにあるいはＢｉＣＭＯＳ(Bipolar C
omplimentaly MOS) のＭＯＳＦＥＴおよびｐＭＯＳＦＥ
Ｔに適用でき、ＭＯＳＦＥＴを有する他の構造の半導体
集積回路装置およびその製造技術に適用できうるもので
ある。
半導体集積回路装置であったが、ＢｉＭＯＳ(Bipolar M
OS) のＭＯＳＦＥＴにあるいはＢｉＣＭＯＳ(Bipolar C
omplimentaly MOS) のＭＯＳＦＥＴおよびｐＭＯＳＦＥ
Ｔに適用でき、ＭＯＳＦＥＴを有する他の構造の半導体
集積回路装置およびその製造技術に適用できうるもので
ある。
【００６０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６１】本発明によれば、ゲート電極下の第１導電
型半導体領域をはさんで第２導電型のドレイン領域と第
２導電型のソース領域とが配置されているＭＯＳＦＥＴ
における前記ソース領域下には、前記第１導電型半導体
領域よりも高濃度でかつ前記第１導電型半導体領域と同
一導電型の第２の半導体領域が設けられていることよ
り、前記ゲート電極と前記ソース領域との間の容量ＣGS
に接続する抵抗の電流通路が増えるため、この領域の抵
抗が低減することより、諸電気特性を維持したままで、
電力利得の高い高性能なＭＯＳＦＥＴを簡単な製造技術
によって得ることができる。
型半導体領域をはさんで第２導電型のドレイン領域と第
２導電型のソース領域とが配置されているＭＯＳＦＥＴ
における前記ソース領域下には、前記第１導電型半導体
領域よりも高濃度でかつ前記第１導電型半導体領域と同
一導電型の第２の半導体領域が設けられていることよ
り、前記ゲート電極と前記ソース領域との間の容量ＣGS
に接続する抵抗の電流通路が増えるため、この領域の抵
抗が低減することより、諸電気特性を維持したままで、
電力利得の高い高性能なＭＯＳＦＥＴを簡単な製造技術
によって得ることができる。
【００６２】さらに、前記高濃度な半導体領域は、前記
ゲート電極下の半導体領域であるチャンネル領域より下
方に形成されていることより、しきい値電圧ＶTHの変化
もない。また、前記ドレイン領域側の半導体領域の比抵
抗、厚さは変わらないので、ＶDSS 低下やＶDS増加の副
作用もない。
ゲート電極下の半導体領域であるチャンネル領域より下
方に形成されていることより、しきい値電圧ＶTHの変化
もない。また、前記ドレイン領域側の半導体領域の比抵
抗、厚さは変わらないので、ＶDSS 低下やＶDS増加の副
作用もない。
【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６】本発明の一実施例である半導体集積回路装置を
示す概略図である。
示す概略図である。
【図７】本発明の一実施例である半導体集積回路装置を
示す等価回路図である。
示す等価回路図である。
【図８】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図９】本発明の他の実施例である半導体集積回路装置
を示す概略図である。
を示す概略図である。
１ 半導体基板 ２ ｐ型半導体領域（第１導電型半導体領域） ３ フィールド酸化シリコン膜 ４ ゲート酸化シリコン膜 ５ ゲート電極 ６ 酸化シリコン膜 ７ フォトレジスト膜 ８ ｐ型半導体領域（第２の半導体領域） ９ ｎ型半導体領域（第１のドレイン領域、第１のソー
ス領域） １０ 酸化シリコン膜 １１ ｎ型半導体領域（第２のドレイン領域） １２ ｎ型半導体領域（第２のソース領域） １３ ドレイン電極 １４ ソース電極（コンタクト電極） １５ ｐ型半導体層（第３の半導体領域）
ス領域） １０ 酸化シリコン膜 １１ ｎ型半導体領域（第２のドレイン領域） １２ ｎ型半導体領域（第２のソース領域） １３ ドレイン電極 １４ ソース電極（コンタクト電極） １５ ｐ型半導体層（第３の半導体領域）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 春山 正光 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 藤田 譲 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田村 保夫 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 丸山 泰男 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (6)
- 【請求項１】 ゲート電極下の第１導電型半導体領域を
はさんで第２導電型のドレイン領域と第２導電型のソー
ス領域とが配置されているＭＯＳＦＥＴを複数個有する
半導体集積回路装置であって、前記ＭＯＳＦＥＴにおけ
る前記ソース領域下には、前記第１導電型半導体領域よ
りも高濃度でかつ前記第１導電型半導体領域と同一導電
型の第２の半導体領域が設けられていることを特徴とす
る半導体集積回路装置。 - 【請求項２】 ゲート電極下の第１導電型半導体領域を
はさんで第２導電型のドレイン領域と第２導電型のソー
ス領域とが配置されているＭＯＳＦＥＴを複数個有する
半導体集積回路装置であって、前記ＭＯＳＦＥＴにおけ
る前記第２導電型のソース領域下には、前記第１導電型
半導体領域よりも高濃度でかつ前記第１導電型半導体領
域と同一導電型の第２の半導体領域が設けられており、
前記第２の半導体領域と前記第２導電型のソース領域に
電気的に接続されているソース電極とが、前記第２の半
導体領域よりも高濃度でしかも同一導電型の第３の半導
体領域を介して電気的に接続されていることを特徴とす
る半導体集積回路装置。 - 【請求項３】 前記ＭＯＳＦＥＴにおける前記ドレイン
領域とソース領域とは、オフセット構造となっているこ
とを特徴とする請求項１または２記載の半導体集積回路
装置。 - 【請求項４】 半導体基板の第１導電型半導体領域上に
ゲート絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極上およびドレイン領域を形成すべき前記
第１導電型半導体領域上に、拡散用マスクを形成する工
程と、 前記拡散用マスクを用いて前記第１導電型半導体領域に
おけるソース領域を形成すべき領域下に、選択的に、前
記第１導電型半導体領域と同一導電型の不純物をイオン
注入して、前記第１導電型半導体領域よりも高濃度でか
つ前記第１導電型半導体領域と同一導電型の第２の半導
体領域を形成する工程と、 前記第２の半導体領域上の前記第１導電型半導体領域に
ソース領域を形成すると共に、前記第１導電型半導体領
域のドレイン形成領域に前記ソース領域と同一導電型の
ドレイン領域を形成する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項５】 半導体基板の第１導電型半導体領域上に
ゲート絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極上およびドレイン領域を形成すべき前記
第１導電型半導体領域上に、拡散用マスクを形成する工
程と、 前記拡散用マスクを用いて前記第１導電型半導体領域に
おけるソース形成領域下に、選択的に、前記第１導電型
半導体領域と同一導電型の不純物をイオン注入して、前
記第１導電型半導体領域よりも高濃度でかつ前記第１導
電型半導体領域と同一導電型の第２の半導体領域を形成
する工程と、 前記第２の半導体領域上の前記第１導電型半導体領域に
ソース領域を形成すると共に、前記第１導電型半導体領
域のドレイン形成領域に前記ソース領域と同一導電型の
ドレイン領域を形成する工程と、 前記ソース領域近傍の前記第１導電型半導体領域に、前
記第１導電型半導体領域よりも高濃度でかつ前記第１導
電型半導体領域と同一導電型の第３の半導体領域を、前
記第２の半導体領域の一部と接触するように形成する工
程と、 前記ソース領域の表面と前記第３の半導体領域の表面
に、それらの領域が電気的に導通状態となるようなコン
タクト電極を形成する工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項６】 前記第２の半導体領域上の前記第１導電
型半導体領域にソース領域を形成すると共に、前記第１
導電型半導体領域のドレイン形成領域に前記ソース領域
と同一導電型のドレイン領域を形成する工程は、 前記ゲート電極をマスクにして前記第１導電型半導体領
域に不純物を選択的に導入して第１のソース領域と第１
のドレイン領域を形成する工程と、 前記ゲート電極の側壁における前記ゲート絶縁膜上にサ
イドウォール絶縁膜を形成した後、前記ゲート電極およ
び前記サイドウォール絶縁膜をマスクにして前記第１導
電型半導体領域に第２のソース領域と第２のドレイン領
域とを形成する工程とを有し、オフセット構造の前記ソ
ース領域および前記ドレイン領域を形成する工程とする
ことを特徴とする請求項４または５記載の半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6032278A JPH07240522A (ja) | 1994-03-02 | 1994-03-02 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6032278A JPH07240522A (ja) | 1994-03-02 | 1994-03-02 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240522A true JPH07240522A (ja) | 1995-09-12 |
Family
ID=12354517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6032278A Pending JPH07240522A (ja) | 1994-03-02 | 1994-03-02 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240522A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6029727A (en) * | 1998-04-13 | 2000-02-29 | Nippon Kokan Koji Kabushiki Kaisha | Jointing apparatus of thermo plastic pipes |
| JP2007214398A (ja) * | 2006-02-10 | 2007-08-23 | Nec Corp | 半導体集積回路 |
| JP2009505379A (ja) * | 2005-07-25 | 2009-02-05 | フリースケール セミコンダクター インコーポレイテッド | 半導体素子及び形成方法 |
-
1994
- 1994-03-02 JP JP6032278A patent/JPH07240522A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6029727A (en) * | 1998-04-13 | 2000-02-29 | Nippon Kokan Koji Kabushiki Kaisha | Jointing apparatus of thermo plastic pipes |
| JP2009505379A (ja) * | 2005-07-25 | 2009-02-05 | フリースケール セミコンダクター インコーポレイテッド | 半導体素子及び形成方法 |
| KR101373534B1 (ko) * | 2005-07-25 | 2014-03-12 | 프리스케일 세미컨덕터, 인크. | 반도체 장치 및 제조 방법 |
| JP2007214398A (ja) * | 2006-02-10 | 2007-08-23 | Nec Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020326 |