JP2007214398A

JP2007214398A - 半導体集積回路

Info

Publication number: JP2007214398A
Application number: JP2006033250A
Authority: JP
Inventors: Takashi Nakano; 隆中野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-02-10
Filing date: 2006-02-10
Publication date: 2007-08-23

Abstract

【課題】電源電圧の変動を低減して論理回路の誤動作を防止する。
【解決手段】図に示されるＣＭＯＳインバータにおいて、ｐ型トランジスタＭｐとｎ型トランジスタＭｎのチャネル７ｐ、７ｎはテーパが付けられて形成されている。電源やグランドに接続されるｐ型拡散層５ｐとｎ型拡散層５ｎとは幅広に形成され、出力配線に接続されるｐ型拡散層６ｐとｎ型拡散層６ｎとは幅狭に形成される。
【選択図】図７

Description

本発明は、半導体集積回路に関し、特に高速動作に適したＭＯＳトランジスタ論理回路を有する半導体集積回路に関するものである。

演算速度向上のための回路の高速化に伴い、例えばＣＭＯＳインバータのスイッチング時に流れる電流が増加し、それに伴い電源電圧の変動が大きくなり回路の誤動作等が生じる危険性が高くなる。一方で、機器の低消費電力化のために動作電圧の低電圧化が進行しており、電源電圧変動のマージンが低下している。従って、現在の回路技術の進行方向である高速化や低電圧化に伴い、電源電圧変動を従来以上に抑制する必要が生じてくる。
電源電圧をＶＤＤ、負荷容量をＣ_Ｌ、平均電源電流をＩ、クロックの半周期をΔｔ、電源電圧変動をΔＶ、電源のインピーダンスをＺ、負荷充放電の電荷をＱとすると、Ｑ＝Ｃ_Ｌ・ＶＤＤ＝Ｉ・Δｔ＝ΔＶ／Ｚ・Δｔより、
ΔＶ＝Ｚ・Ｃ_Ｌ・ＶＤＤ／Δｔ（１）
となる。ここで、Δｔは回路の高速化のため小さくする必要がある。上述したようにＶＤＤは消費電力低減のために低下されてきており、そしてＶＤＤの低下に伴い許容されるΔＶも減少している。ΔＶを小さくするには、式（１）より、電源インピーダンスＺを低くすることと負荷容量Ｃ_Ｌを低減することが有効である。そこで、電源電圧変動ΔＶを低減するために、半導体集積回路内の電源回路にデカップリングコンデンサを作り込んで電源のインピーダンスをさげる手法が提案されている（例えば、特許文献１、２参照）。また、ソース・ドレイン領域の底面に低不純物領域を設けることにより負荷容量を低減する手法も提案されている（例えば、特許文献３参照）。
特開２００２−１２４６３６号公報特開２００５−１１６５８７号公報特開平１１−０１７１７５号公報

特許文献１、２に記載された半導体装置では、デカップリングコンデンサを作成するための工程が別途必要となるため、工数が増加し製造工程が複雑化する問題がある。また、特許文献３に記載された半導体装置では、負荷容量を低減することはできるものの、電源インピーダンスを下げる手立てがなされていないため、今後見込まれる更なる回路の高速化、低電圧化には十分に対応できるものとはなっていない。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、工程数の増加を招くことなく電源インピーダンスの低減と負荷容量の低減の両方を同時に達成できるようにして、よりよく電源電圧の変動を抑制しうるようにすることである。

上記の目的を達成するため、本発明によれば、複数のＭＯＳトランジスタを有し、その組み合わせにより論理回路が構成されている半導体集積回路において、ソース・ドレイン領域のいずれか一方が正側電源または負側電源に接続されているＭＯＳトランジスタのチャネル幅が一定でなく、前記いずれか一方の領域のチャネルに接する部分の幅がいずれか他方の領域のチャネルに接する部分の幅より広いことを特徴とする半導体集積回路、が提供される。

また、上記の目的を達成するため、本発明によれば、複数のＭＯＳトランジスタを有し、その組み合わせにより論理回路が構成されている半導体集積回路において、ソース・ドレイン領域のいずれか一方が正側電源または負側電源に接続されているＭＯＳトランジスタの前記いずれか一方の領域の体積がいずれか他方の領域の体積より大きいことを特徴とする半導体集積回路、が提供される。

また、上記の目的を達成するため、本発明によれば、複数のＭＯＳトランジスタを有し、その組み合わせにより論理回路が構成されている半導体集積回路において、ソース・ドレイン領域のいずれか一方が正側電源または負側電源に接続されているＭＯＳトランジスタの前記いずれか一方の領域の表面積がいずれか他方の領域の表面積より広いことを特徴とする半導体集積回路、が提供される。

本発明によれば、ソース・ドレイン領域の内電源配線またはグランド配線に接続された側の方の面積ないし体積を信号線に接続された側の面積ないし体積より大きくすることができる。これにより、電源配線およびグランド配線につく容量を大きくすることができると共に信号線につく容量を少なくすることができる。したがって、本発明によれば、効果的に電源電圧の変動を抑制することができる。また、本発明の手法は特別な工程を必要とするものではないので、電源電圧変動の少ない半導体集積回路を安価に提供することができる。

次に、本発明の実施の形態について図面を参照して詳細に説明する。
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態の等価回路を示す回路図である。本発明の第１の実施の形態においては、図１に示されるように、抵抗Ｒを負荷とするｎチャネル型ＭＯＳトランジスタＭｎを用いたインバータが実現される。図１において、ＩＮは信号入力端子、ＯＵＴは信号出力端子である。

図１は、本発明の第１の実施の形態を示すレイアウト図である。。図１において、１は、電源ＶＤＤに接続された金属配線、２は、グランドＧＮＤに接続された金属配線、３は、信号出力端子ＯＵＴに接続された出力配線、４は、入力信号が印加されるゲート電極、５ｎ、６ｎは、チャネル７ｎの両側に配置されたｎ型拡散層、９は、薄膜抵抗または拡散抵抗である抵抗器、８は、拡散層または抵抗器９と配線との間を接続するためのコンタクトホールである。ここで、ゲート電極４、ｎ型拡散層５ｎ、６ｎおよびチャネル７ｎによりｎチャネル型ＭＯＳトランジスタＭｎが構成されている。本発明において特徴的な点は、チャネル７ｎがテーパ付きで、すなわちチャネル幅がｎ型拡散層５ｎに向かって広がるように形成され、そしてソース・ドレイン領域（５ｎ、６ｎ）の幅が、チャネル７ｎの端部の幅と等しくなされていることである。これにより、グランドＧＮＤに接続された側のソース・ドレイン領域の方が、信号出力端子ＯＵＴに接続された側のソース・ドレイン領域より面積が広く形成される。その結果、グランドＧＮＤに接続された金属配線には大きな浮遊容量がつくが、信号出力端子ＯＵＴに接続された出力配線には比較的小さな容量しかつかないことになる。

図２に示したＭＯＳトランジスタでは、チャネル７ｎの全体にわたってテーパが付けられていたが、必ずしもそのようにする必要はなく、要はチャネル幅が一方の端部で広く他方で狭くなっていることである。したがって、ＭＯＳトランジスタＭｎを図３または図４のように変更してもよい。
図３に示す例では、チャネル７ｎは、ｎ型拡散層５ｎ側で途中まで一定の幅となっており、途中からｎ型拡散層６ｎに向かって徐々に狭められている。図３に示す例をさらに変更してｎ型拡散層６ｎ側で一定の幅とし、途中からｎ型拡散層５ｎに向かって徐々に広げられるようにしてもよい。
図４に示す例では、チャネル７ｎは、ｎ型拡散層５ｎ側およびｎ型拡散層６ｎ側の両方においてテーパが付けられており、途中で一定幅になされている。また、図４に示す例では、ｎ型拡散層５ｎはその幅が図２、図３の場合より広く形成されている。

〔第２の実施の形態〕
図５は、本発明の第２の実施の形態の等価回路を示す回路図である。本発明の第２の実施の形態においては、図５に示されるように、ｎチャネル型ＭＯＳトランジスタＭｎ２を負荷とし、ｎチャネル型ＭＯＳトランジスタＭｎ１を駆動トランジスタとするインバータが実現される。

図６は、本発明の第２の実施の形態を示すレイアウト図である。。図６において、１は、電源ＶＤＤに接続された金属配線、２は、グランドＧＮＤに接続された金属配線、３は、信号出力端子ＯＵＴに接続された、トランジスタＭｎ２のゲート電極を兼ねる出力配線、４は、入力信号が印加される、トランジスタＭｎ１のゲート電極、５ｎ_１と５ｎ_２は、トランジスタＭｎ１とＭｎ２のソース・ドレイン領域を構成するｎ型拡散層、６は、トランジスタＭｎ１とＭｎ２の共通のソース・ドレイン領域を構成するｎ型拡散層、７ｎ_１と７ｎ_２は、トランジスタＭｎ１とＭｎ２のチャネル、８は、拡散層と配線との間を接続するためのコンタクトホールである。本実施の形態においては、トランジスタＭｎ１とＭｎ２のチャネル７ｎ_１と７ｎ_２はテーパをもって形成され、両方のトランジスタのｎ型拡散層５ｎ_１と５ｎ_２の幅は、ｎ型拡散層６の幅より広くなされている。そのため、電源ＶＤＤおよびグランドＧＮＤに接続された金属配線１、２には大きな浮遊容量がつくが、信号出力端子ＯＵＴに接続された出力配線３には比較的小さな容量しかつかないことになる。

〔第３の実施の形態〕
図７は、本発明の第３の実施の形態を示すレイアウト図である。本実施の形態においては、ｐチャネル型ＭＯＳトランジスタＭｐとｎチャネル型ＭＯＳトランジスタＭｎを用いたＣＭＯＳインバータが実現される。図７において、１は、電源ＶＤＤに接続された金属配線、２は、グランドＧＮＤに接続された金属配線、３は、信号出力端子ＯＵＴに接続された出力配線、４は、入力信号が印加される、トランジスタＭｐとＭｎとに共通のゲート電極、５ｎ〜７ｎはトランジスタＭｎの半導体領域であって、５ｎ、６ｎは、チャネル７ｎの両側に配置されたｎ型拡散層、５ｐ〜７ｐはトランジスタＭｐの半導体領域であって、５ｐ、６ｐは、チャネル７ｐの両側に配置されたｐ型拡散層、８は、拡散層と配線との間を接続するためのコンタクトホールである。本実施の形態においては、チャネル７ｐと７ｎがテーパをもって形成され、そしてｐ型拡散層５ｐとｎ型拡散層５ｎの幅が、ｐ型拡散層６ｐとｎ型拡散層６ｎの幅の幅より広くなされている。これにより、電源ＶＤＤとグランドＧＮＤに接続された金属配線１、２には大きな浮遊容量がつくが、信号出力端子ＯＵＴに接続された出力配線には比較的小さな容量しかつかないことになる。

図７に示したＣＭＯＳインバータでは、ゲート電極は、“コ”字状に形成されていたが必ずしもそのようにする必要はなく、“一”字状でもよく、図８または図９に示すようにＣＭＯＳを構成してもよい。
図８に示す例では、ゲート電極は、“Ｌ”字状に形成されており、ｐ型拡散層５ｐとｎ型拡散層５ｎとは長方形形状に、また、ｐ型拡散層６ｐとｎ型拡散層６ｎとは直角三角形形状に形成されている。ｐ型拡散層６ｐとｎ型拡散層６ｎとは、ゲート電極から離れた側の角をカットして台形形状となるようにしてもよい。
図９に示す例では、ゲート電極は、“ロ”字状に形成されており、ｐ型拡散層５ｐとｎ型拡散層５ｎとは“Ｌ”字形状に、また、ｐ型拡散層６ｐとｎ型拡散層６ｎとは直角三角形形状に形成されている。
図７に示すようにゲート電極が“コ”字状に形成されたり、あるいは“一”字状に形成された場合には、デッドスペースが生じる可能性が高いが、ゲート電極の形状を図８ないし図９のように工夫することにより、ソース・ドレイン領域の面積が異なって形成されることによって生じるデッドスペースを最小限に抑えることができる。

〔第４の実施の形態〕
図１０は、本発明の第４の実施の形態の等価回路を示す回路図である。本発明の第４の実施の形態においては、図１０に示されるように、ｐチャネル型ＭＯＳトランジスタＭｐ_１とＭｐ_２およびｎチャネル型ＭＯＳトランジスタＭｎ_１とＭｎ_２により２入力ＮＯＲゲートが実現される。信号入力端子ＩＮ_１は、トランジスタＭｐ_１とＭｎ_１のゲート電極に接続され、信号入力端子ＩＮ_２は、トランジスタＭｐ_２とＭｎ_２のゲート電極に接続される。
図１１は、本発明の第４の実施の形態を示すレイアウト図である。図１１において、１は、電源ＶＤＤに接続された金属配線、２は、グランドＧＮＤに接続された金属配線、３は、信号出力端子ＯＵＴに接続された出力配線、４_１は、信号入力端子ＩＮ_１に接続された、トランジスタＭｐ_１とＭｎ_１とに共通のゲート電極、４_２は、信号入力端子ＩＮ_２に接続された、トランジスタＭｐ_２とＭｎ_２とに共通のゲート電極、５ｐ、６ｐは、トランジスタＭｐ_１またはＭｐ_２のソース・ドレイン領域を構成するｐ型拡散層、１０ｐは、トランジスタＭｐ_１とＭｐ_２の共通のソース・ドレイン領域を構成するｐ型拡散層、５ｎ、６ｎは、トランジスタＭｎ_１とＭｎ_２の共通のソース・ドレイン領域を構成するｎ型拡散層、７ｐ_１、７ｐ_２、７ｎ_１、７ｎ_２は、それぞれトランジスタＭｐ_１、Ｍｐ_２、Ｍｎ_１、Ｍｎ_２のチャネル、８は、拡散層と配線との間を接続するためのコンタクトホールである。本実施の形態においては、チャネル７ｐ_１、７ｐ_２、７ｎ_１、７ｎ_２は、それぞれテーパをもって形成され、そして金属配線１、２に接続されるｐ型拡散層５ｐとｎ型拡散層５ｎの面積は、出力配線３に接続されるｐ型拡散層６ｐやｎ型拡散層６ｎの面積より広くなされている。これにより、電源ＶＤＤとグランドＧＮＤに接続された金属配線１、２には大きな浮遊容量がつくが、信号出力端子ＯＵＴに接続された出力配線には比較的小さな容量しかつかないことになる。
本実施の形態はＮＯＲゲートに係るものであったが、図１１に示される構成において、電源配線とグランド配線とを交換し、トランジスタの導電型を逆にすることによりＮＡＮＤゲートを実現することができる。

〔第５の実施の形態〕
図１２（ａ）、（ｂ）は、本発明の第５の実施の形態において用いられるｎチャネル型ＭＯＳトランジスタＭｎのレイアウト図と断面図である。ｎチャネル型ＭＯＳトランジスタＭｎは、シリコン基板１１上に素子分離絶縁膜１２により区画されて形成されており、ゲート電極４と、ｎ型拡散層５ｎ、６ｎと、チャネル７ｎとを有する。チャネル７ｎはテーパがつけられており、ｎ型拡散層５ｎの幅および長さはｎ型拡散層６ｎの幅および長さより大きくなされている。さらに、ｎ型拡散層５ｎの拡散深さはｎ型拡散層６ｎの拡散深さより深くなされている。したがって、ｎ型拡散層５ｎに接続される配線に付く浮遊容量はより大きくなる。

〔第６の実施の形態〕
図１３（ａ）、（ｂ）は、本発明の第６の実施の形態において用いられるｎチャネル型ＭＯＳトランジスタＭｎのレイアウト図と断面図である。ｎチャネル型ＭＯＳトランジスタＭｎは、シリコン基板１１上に素子分離絶縁膜１２により区画されて形成されており、ゲート電極４と、ｎ型拡散層５ｎ、６ｎと、チャネル７ｎとを有する。チャネル７ｎはテーパがつけられており、ｎ型拡散層５ｎの幅および長さはｎ型拡散層６ｎの幅および長さより大きくなされている。さらに、ｎ型拡散層５ｎの底面に接して高濃度ｐ型拡散層１３が形成され、またｎ型拡散層６ｎの底面に接して低濃度ｎ型拡散層１４が形成されている。したがって、ｎ型拡散層５ｎに接続される配線に付く浮遊容量はより大きくなり、また、ｎ型拡散層６ｎに接続される配線に付く浮遊容量はより小さくなる。

以上好ましい実施の形態について説明したが本発明はこれらに限定されるものではなく本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。また、実施の形態は適宜組み合わせて採用することができる。例えば第１の実施の形態と第６の実施の形態とを組み合わせて実施することができる。また、本発明は、論理回路のみの半導体集積回路にも適用が可能であるが、メモリやアナログ回路と混載する半導体集積回路に適用することもできる。

本発明の第１の実施の形態の等価回路図。本発明の第１の実施の形態のレイアウト図。本発明の第１の実施の形態に用いられるＭＯＳトランジスタの第１の変更例を示すレイアウト図。本発明の第１の実施の形態に用いられるＭＯＳトランジスタの第２の変更例を示すレイアウト図。本発明の第２の実施の形態の等価回路図。本発明の第２の実施の形態のレイアウト図。本発明の第３の実施の形態のレイアウト図。本発明の第３の実施の形態の第１の変更例を示すレイアウト図。本発明の第３の実施の形態の第２の変更例を示すレイアウト図。本発明の第４の実施の形態の等価回路図。本発明の第４の実施の形態のレイアウト図。本発明の第５の実施の形態において用いられるＭＯＳトランジスタのレイアウト図と断面図。本発明の第６の実施の形態において用いられるＭＯＳトランジスタのレイアウト図と断面図。

符号の説明

１、２金属配線
３出力配線
４、４_１、４_２ゲート電極
５ｎ、５ｎ_１、５ｎ_２、６ｎｎ型拡散層
５ｐ、６ｐｐ型拡散層
７ｎ、７ｎ_１、７ｎ_２、７ｐ、７ｐ_１、７ｐ_２チャネル
８コンタクトホール
９抵抗器
１０ｐｐ型拡散層
１１シリコン基板
１２素子分離絶縁膜
１３高濃度ｐ型拡散層
１４低濃度ｎ型拡散層

Claims

複数のＭＯＳトランジスタを有し、その組み合わせにより論理回路が構成されている半導体集積回路において、ソース・ドレイン領域のいずれか一方が正側電源または負側電源に接続されているＭＯＳトランジスタのチャネル幅が一定でなく、前記いずれか一方の領域のチャネルに接する部分の幅がいずれか他方の領域のチャネルに接する部分の幅より広いことを特徴とする半導体集積回路。
複数のＭＯＳトランジスタを有し、その組み合わせにより論理回路が構成されている半導体集積回路において、ソース・ドレイン領域のいずれか一方が正側電源または負側電源に接続されているＭＯＳトランジスタの前記いずれか一方の領域の体積がいずれか他方の領域の体積より大きいことを特徴とする半導体集積回路。
複数のＭＯＳトランジスタを有し、その組み合わせにより論理回路が構成されている半導体集積回路において、ソース・ドレイン領域のいずれか一方が正側電源または負側電源に接続されているＭＯＳトランジスタの前記いずれか一方の領域の表面積がいずれか他方の領域の表面積より広いことを特徴とする半導体集積回路。
前記ＭＯＳトランジスタがｎチャネル型のＭＯＳトランジスタとｐチャネル型のＭＯＳトランジスタとを含んでいることを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
ゲート電極がほぼ直角に曲がった“Ｌ”字状に形成されており、前記ゲート電極の外側の２辺に臨んで２種のトランジスタの前記いずれか一方の領域が形成されており、前記ゲート電極の内側の２辺に臨んで２種のトランジスタの前記いずれか他方の領域が直角三角形または直角の頂角を有する台形形状に形成されていることを特徴とする請求項４に記載の半導体集積回路。
ゲート電極が外形が長方形の“ロ”字状に形成されており、２種のトランジスタの前記いずれか一方の領域がそれぞれ前記ゲート電極の外側の隣接する２辺に臨んで“Ｌ”字状に形成されており、前記ゲート電極の内側には２種のトランジスタの前記いずれか他方の領域が直角三角形形状に形成されていることを特徴とする請求項４に記載の半導体集積回路。
二つの“Ｌ”字状のゲート電極が、二個所のスリットを有する“ロ”字状に配置され、１番目のスリットを挟む二つのゲート電極の外側には、第１導電型の第１、第2のトランジスタの前記いずれか一方の領域が、前記１番目のスリットを挟む二つのゲート電極の内側には、第１導電型の第１、第2のトランジスタの前記いずれか他方の領域が、それぞれ共通に形成されており、２番目のスリットを挟む二つのゲート電極の外側には、第２導電型の第１のトランジスタの前記いずれか一方の領域と第２導電型の第2のトランジスタの前記いずれか他方の領域がそれぞれ独立して形成され、前記２番目のスリットを挟む二つのゲート電極の内側には、第２導電型の第１のトランジスタの前記いずれか他方の領域と第２導電型の第2のトランジスタの前記いずれか一方の領域が共通に形成されていることを特徴とする請求項４に記載の半導体集積回路。
前記ＭＯＳトランジスタの前記いずれか一方の領域の底面に接して該いずれか一方の領域の導電型とは逆導電型の高不純物拡散層が形成されていることを特徴とする請求項１から７のいずれかに記載の半導体集積回路。