JP2005303137A - 横型半導体デバイスの配線構造 - Google Patents

Abstract

【課題】 電流が基板面に平行に流れる横型のＦＥＴデバイスであってオフ時の耐圧を高く維持しながら流せる電流をより増加させることのできるパワーデバイス構造を与えること。
【解決手段】 ソース領域とドレイン領域のどちらか一方を基板の上方で縦横にＭ×Ｎの行列状に並ぶ菱型領域９とし、ソース領域とドレイン領域の他方を基板の上方で菱型領域を囲み相互に連結する荊棘柱状領域８として、ゲート領域は菱型領域を取り囲む菱型の形状７とし隣接するゲート領域と相互に接続されており、菱型領域９の電極は一方の端に集電電極を有する楔型の配線で統合され、荊棘柱状領域８の電極は他方の端に集電電極を有する楔型の配線で統合されている。
【選択図】 図７

Description

この発明はハイブリッド自動車のモータ駆動などに利用できる横型のパワーＦＥＴ（電界効果トランジスタ）デバイスに関する。ハイブリッド自動車はエンジンとモータをもち相補的にエンジンとモータを駆動して走行する。電池を備え、それによってモータを回転するようにする。だから空気を汚染するガスが出ないので有用である。自動車用のモータを駆動するにはパワーデバイスが必要である。以前はバイポーラトランジスタでパワーデバイスが作られたがオン時の損失が大きいなど問題が多く、衰退した。現在はＦＥＴがパワーデバイスの主流である。ＦＥＴはゲート電極がチャンネルと絶縁されているＭＯＳＦＥＴと、ゲート電極がチャンネルに接合されている接合型がある。本発明はいずれにも適用できるが接合型のものを説明する。

パワーＦＥＴには横型のものと縦型のものがある。横型のＦＥＴはドレイン電極がソース電極、ゲート電極と同じ表面にあるものである。電流は表面上を横方向に流れる。縦型のＦＥＴはドレイン電極が、ソース電極やゲート電極とは反対側の面に設けられるものである。電流は上下方向に流れる。

パワーデバイス用のＦＥＴは高電圧、大電流を目的とするから、オン時の抵抗が小さいこととオフ時の耐圧の大きい事が要求される。オフ時の耐圧はｐｎ接合の両側に空乏層がどれだけ延びるか、ということによるので、縦型のデバイスがより適している。縦型デバイスは裏面にドレイン電極を付け電流の向きが上下方向になるから、耐圧を大きくできる。それにドレイン電極が裏面にあって、ソース電極とドレイン電極を表裏に分離できるから必要なチップ面積をより狭くできるという利点がある。つまり縦型ＦＥＴはオフ時耐圧とチップ面積において優れている。しかし電流が基板を縦に流れる縦型デバイスには、デバイス領域以外の基板の抵抗がオン抵抗を押し上げる、パワー回路のＩＣ化ができない、という欠点がある。

横型デバイスでは、ドレイン電極もソース電極も同じ面に作るので、より広い面積を必要とする。どうしてもチップサイズが大きくなり過ぎるという欠点がある。オフ時の耐圧の点でも不利である。しかし横型は基板抵抗がオン抵抗に含まれずオン抵抗が低い、パワー回路のＩＣ化ができるという利点がある。
本発明は横型であって、しかもチップサイズを充分に削減することができるようなパワーＦＥＴの構造を新規に提供しようとする。

S.M.Sze, "Physicsof Semiconducor Device", A Wiley-Interscience Publication, John Wiley& Sons

非特許文献１はＳｉ−ＦＥＴパワーデバイスの現状を述べている。
横型ＦＥＴデバイスはウエハの表面だけのウエハプロセスでできるから工程が簡単で、基板の抵抗を考慮しなくてよいという利点がある。現在市販されているＳｉ横型パワーデバイスは６０Ｖ程度の耐圧しかない。また電流も数Ａ程度で低電力のものしか扱えない。自動車の駆動用には不十分である。
横型のＦＥＴは、ドレイン電極も表面にあるから、どうしても電極面積が広くなってチップサイズが大きくなりすぎる。従来の横型パワーＦＥＴはドレイン電極、ソース電極が相補的な交互噛み合い櫛形矩形電極となっていた。電極面積を最小にするには櫛形相互嵌入電極が最も有効だからである。

図１に従来例にかかる交互櫛形矩形電極をもつＦＥＴの一部平面図を示す。図１において下地はＳｉ等の半導体Ｘである。デバイスがｎチャンネルの場合、表面に現れている半導体Ｘはｐ型である。ｐ型の半導体結晶Ｘの上にｎ型拡散層が形成され、その上に矩形短冊型のドレイン電極Ｄとソース電極Ｓが交互櫛型に形成されている。

短冊型櫛形電極の内、右側の集電電極Ｈ_Ｄから左へ延びているのがドレイン電極Ｄである。反対に左側の集電電極Ｈ_Ｓから右へ延びているのがソース電極Ｓである。短冊型ソース電極Ｓも短冊型ドレイン電極Ｄも同じピッチで周期的に設けられる。ソース電極Ｓのすぐ近くにｐ型領域が形成され、その上にゲート電極Ｇが設けられる。ゲート電極Ｇの配線は左上のゲート電極端子Ｈ_Ｇに集められる。図１の下方の実線で囲んだ部分が１単位（基本セル）である。図１ではゲート電極とソース電極は交差するように見えるが、実際にはゲート電極は、ソース電極、ドレイン電極より上方にあり間に層間絶縁膜がある。

多層配線であるから絶縁層（層間絶縁膜）によって上下に配線は分離されている。層間絶縁膜は図示を略した。ゲート電極に負電圧がかかっている時はオフであり、ドレイン電極とソース電極の間に電圧Ｖ_ＤＳが掛かっている。ゲート電極に閾値電圧以上の電圧が掛かるとチャンネルが開きドレイン電極からソース電極へ電流が流れる。櫛形になっているから電子はソース電極の長辺に直角な方向（Ｓ→Ｄ）に流れる。だからソース電極を長手方向に流れた電子は半導体Ｘではそれと直交する方向に流れドレイン電極では再び長手方向に流れる。つまりオン時は櫛の歯の間を直角に電流が流れる。オン時の電流を大きくしたいのでドレイン電極もソース電極も櫛の歯状の長い電極になっている。

オフ時の電圧（逆耐圧）を高めるためにはソース・ドレイン間の幅Ｔ_Ｃは大きくなくてはならない。ここでは７対の電極対を描いているが実際にはもっと数多くの櫛形電極を設け電流を増やすようにしている。

エレクトロマイグレーション（Electromigration）を起こしてはいけないので、電流が大きくなると櫛形電極の線幅を広くしなければならない。図２に示すようにドレイン電極、ソース電極の電極線幅をそれぞれＴ_Ｄ、Ｔ_Ｓとする。電極間（チャンネル部分）幅をＴ_Ｃとする。櫛形電極の長さをＱとする。電極の先端と相手方の集電部（広い部分）との距離をＵとする。ドレイン電極とソース電極の半分ずつとチャンネル幅Ｔ_Ｃの部分が素子の一単位（図１で実線で囲まれる基本セルのこと）となる。ゲート電極の占める面積はチャンネルに含めるとすると、一単位の面積はａ＝（Ｑ＋Ｕ）（Ｔ_Ｃ＋Ｔ_Ｄ／２＋Ｔ_Ｓ／２）となる。素子単位の数がＮであると、櫛形電極部分だけで、Ｎａ＝Ｎ（Ｑ＋Ｕ）（Ｔ_Ｃ＋Ｔ_Ｄ／２＋Ｔ_Ｓ／２）だけの面積が必要になる。図１の例では、１３単位並列に並んでいる（実際にはもっと多い）からＡ＝１３（Ｑ＋Ｕ）（Ｔ_Ｃ＋Ｔ_Ｄ／２＋Ｔ_Ｓ／２）の面積が必要になる。

それに加えて左右の集電電極Ｈ_Ｓ、Ｈ_Ｄの部分にもかなり広い面積Ａ_ＨＳ、Ａ_ＨＤを割り当てなければならない。一つの素子で簡単にいえば、Ａ＝Ａ_ＨＳ＋Ａ_ＨＤ＋Ｎａ＝Ａ_ＨＳ＋Ａ_ＨＤ＋Ｎ（Ｑ＋Ｕ）（Ｔ_Ｃ＋Ｔ_Ｄ／２＋Ｔ_Ｓ／２）だけの面積が必要である。

低コストで使いやすい半導体デバイスとするためには寸法を小さくして集積度を上げる必要がある。集積度を上げるためにドレイン電極、ソース電極の櫛形電極Ｔ_Ｓ、Ｔ_Ｄの幅を狭くするということが考えられよう。しかし電極はＡｌ配線であって電流密度が大きいと配線を構成する原子が電流によって流される。そのため結晶粒界から裂け目が入って断線する。これをエレクトロマイグレーションという。Ａｌ配線の場合、特に起こり易い現象である。これが起こるのを避けるため、ある程度の短冊配線の幅Ｔ_Ｓ、Ｔ_Ｄが必要である。

チャンネル長さに当たるＴ_Ｃはオフ時の耐圧を上げるために、かなりの値が必要である。また電極の個々の長さＱは流せる電流に比例する（チャンネル幅に比例する）から、これを短くすると流せる電流が減ってしまう。だからＱもある程度以上必要で、これ以上減らす事ができないという限界がある。

横型のパワーＦＥＴにおいて同一電流に対し電極をより狭い面積のものにしてデバイスの集積度を上げることが本発明の第１の目的である。横型パワーデバイスは電極が占める面積が広いのでサイズが大きくなりすぎ縦型デバイスに比べて不利である。そのため大電流、高耐圧の横型ＦＥＴは殆ど製造されていない。大電流、高耐圧のパワーＦＥＴは大抵縦型である。しかし横型でも電極面積を節減できれば大電流高耐圧のパワーデバイスとして充分に利用できる、と本発明者は考える。電極面積の問題を解決すれば横型デバイスの活躍する充分な余地が生まれると本発明者は確信する。

ドレイン電極や、ソース電極を相互嵌入型の矩形櫛形の電極としないで、相互に嵌入する三角形の電極とする。要素形としては三角形であるが、いずれか一方の電極（ドレイン電極またはソース電極）は隣接単位四つを合わせ合体させて菱型の電極とする。他方の電極は菱型を囲む網目状の荊棘状電極とする。菱型電極を相互に結合するには多層配線を使う。そのようにすると矩形櫛形に比較して電極占有面積を著しく減らすことができる。また集電電極自体も平行櫛形でなく楔形とする。つまり本発明は配線を二重に菱型・荊棘状とする。配線を上部構造、下部構造の二重の構造において菱型、荊棘状とするので二重に電極配線の面積を減らすことができる。面積を減らすが電流密度は増えないのでエレクトロマイグレーションが起こりやすいということはない。また孤立した菱型電極を相互に接続するための配線は多層配線によって菱型電極自身の上に設けるのでそれによっても配線占有面積を減らすことができる。

菱型と網目の何れをドレイン電極、ソース電極に割り当てても良い。ドレイン電極を網目に、ソース電極を菱型に配分したものが一つの類型である。反対にドレイン電極を菱型に、ソース電極を網目に配分したものが、もう一つの類型である。
ゲート電極はソース電極のすぐ廻りに設ける。隣接単位間で各電極は相互接続する。網目の電極はそのまま隣接単位と接続できる。ゲート電極の相互接続は隣接単位のものと菱型短辺方向に繋げるようにする。菱型電極の接続はやや複雑になる。ゲート電極や網目電極の上に層間絶縁膜を形成し、その上を通した配線によって菱型電極は相互接続する。

そのようにすれば、図１の矩形短冊側のものに比べて個々の電極の面積を削減できるし、一方の集電電極を省くことができる。それによって、同じチップ面積であればオン時の電流を増やすことができる。つまり本発明において電極面積の削減は２つの異なる工夫による。一つは二次元幾何学的なものであり、もう一つは三次元的なものである。

本発明は菱型・荊棘状の電極、配線にしたので上下電極、配線において２重に電極面積を縮減できる。一つは二次元的なもので、もう一つは三次元的なものである。図２、図３によって、二次元的な電極面積の削減効果を説明する。

図２は従来の矩形櫛形電極の２単位分を示す。真中の短冊型ソース電極２は矩形で２単位分である。それは長さがＱ、幅がＴ_Ｓである。１単位分は左のドレイン電極３と中央ソース電極２の左半分である。左右にある短冊型のドレイン電極３は幅の半分だけ図示している。だから幅はＴ_Ｄ／２であり長さはＱである。ゲート電極はソース電極２のすぐ近くにあるが面積削減効果には無関係だから図示を略した。

ドレイン電極３は上端で集電電極Ｈ_Ｄと合体しているのであるが、ここでは集電電極Ｈ_Ｄは省略している。ソース電極２は同様に下端で集電電極Ｈ_Ｓと合体しているが、それも省略している。集電電極の面積削減については後に述べる。ドレイン・ソース電極の上下のズレはＵである。ソース電極２とドレイン電極３はチャンネルとドリフトの和の長さだけ左右に離隔している。２単位分の合計の横幅はＴ_Ｄ＋２Ｔ_Ｃ＋Ｔ_Ｓとなる。

図３は本発明の三角形電極の２単位分を示す。真中の頂角２βの二等辺三角形ソース電極８は２単位分を示す。１単位分の電極は斜角がβの直角三角形である。左右のドレイン電極９、９は一単位分の直角三角形を示す。左のドレイン電極９と、中央のソース電極８の左半分が１単位である。何れも１単位の電極は長さがほぼＱで斜角がβの直角三角形である。ソース電極８とドレイン電極９の間隔はＴ_Ｃである。ドレイン電極９とソース電極８は向きが反対で平行（反平行）であり相互に噛み合った位置にある。Ｔ_Ｄ＝Ｔ_Ｓとして、２単位分の幅は大体Ｔ_Ｄ＋２Ｔ_Ｃである。

従来例の二単位電極横幅＝Ｔ_Ｄ＋２Ｔ_Ｃ＋Ｔ_Ｓ
本発明の二単位電極横幅＝Ｔ_Ｄ＋２Ｔ_Ｃ

つまり本発明は、従来例に比べてＴ_ＤまたはＴ_Ｓ分だけ２単位の電極組み合わせの横幅を縮減できるということである。Ｔ_Ｃの大きさは必要とされる耐圧によるが、それはＴ_Ｄに比べて小さいので、電極面積縮減の比率は２０〜５０％になる。

そのように電極面積を減らすとエレクトロマイグレーションが起こり易くなるかもしれないという危惧を持つかもしれない。しかしエレクトロマイグレーションを引き起こすのは電流密度が大きいからであって電流自体が大きいからではない。次に述べるように、本発明のように電極を矩形でなく直角三角形にしたものであっても電流密度は過大にならない。だから従来例のものとエレクトロマイグレーションに関しては、ほぼ同等である。

図４、５によって電流密度の相違を説明しよう。図４は従来例にかかるＦＥＴでの矩形短冊型のドレイン電極３とソース電極２での電流分布を示す。電極の向く方向をｚ軸とする。ゲート電極はソース電極２のすぐ近くのチャンネル中にあるが電流の流れには無関係だから図示を略した。ドレイン・ソース電極間にあるチャンネルを電流は等分布で通過するはずである。チャンネルに等配分された電流を、Ｊ_１、Ｊ_２、Ｊ_３、Ｊ_４、Ｊ_５、Ｊ_６、Ｊ_７、Ｊ_８、Ｊ_９によって示す。実際には連続的で均一なのであるが説明の便宜のために分離した矢印で示す。

初めの電流成分Ｊ_１はチャンネルの最初の位置（最小のｚ位置）で左から右へ流れる。２番目の電流成分Ｊ_２はチャンネルの２番目のｚの位置で左（ドレイン）から右（ソース）へ流れる。３番目の電流成分Ｊ_３はそれよりもっとｚ値の大きいところで左から右へ流れる。そのようにしてＪ_４〜Ｊ_９のそれぞれ異なるチャンネル位置を流れる。ドレイン電極（Ｄ）３での電流密度Ｊ、電流Ｉは左に図示した通りである。

電流Ｉを電極断面積で割ったものが電流密度Ｊであるが、ドレイン電極の幅が一様だから、Ｊ、Ｉともに長さ方向（ｚ方向）に単調に減少する。先端部で電流密度は０となる。それはソース電極２でも同様である。電極の先端部で電流Ｉ、電流密度Ｊは０で、先端から幹部に近付くに従って電流密度Ｊ、電流Ｉは増えてゆく。だからいずれの電極でも先端においては電流密度が低い。幹部で電流密度が高くなる。幹部での最大の電流密度をＪ_ｍａｘとする。エレクトロマイグレーション耐性を考える場合、最大電流密度が問題である。それがあるエレクトロマイグレーションを引き起こす臨界値Ｊ_ｅｇ以下であるように設計する必要がある（Ｊ_ｍａｘ≦Ｊ_ｅｇ）。

図５は本発明の三角形電極を持つ場合の、ドレイン・ソース電極での電流分布を示す図である。Ｊ_１はチャンネルの最初の部分でドレインからソースへ流れる。Ｊ_２はチャンネルのその次の部分で流れる。そのようにしてＪ_１〜Ｊ_９の電流がドレイン電極９からソース電極８へと流れる。電流Ｉは先端へ行くに従って減少する。三角形電極の幅は先端へ行くに従って減少する。幅の減少と電流の減少が同じ比率で起こる。だから電流密度Ｊは不変である。左にドレイン電極の電流密度Ｊ、電流Ｉ（破線）のグラフを書いている。右にソース電極８での電流密度Ｊ、電流Ｉ（破線）のグラフを書いている。何れの三角形電極においても電流密度Ｊは一定である。それは電流の減少と幅の減少が軌を一にするからである。エレクトロマイグレーションは電流の大きさではなくて電流密度の大きさによって引き起こされる。本発明の場合は電極での電流密度が一定Ｊ_ｃｔだから、それがエレクトロマイグレーションを引き起こす臨界値Ｊ_ｅｇ以下になるように設定すれば良い（Ｊ_ｃｔ≦Ｊ_ｅｇ）。

本発明のＪ_ｃｔを従来例のＪ_ｍａｘ程度になるように電極面積を設計すれば、本発明の三角形電極は従来例の矩形櫛形電極とエレクトロマイグレーションに関しては同等だということになる。つまり本発明の三角形電極の方がエレクトロマイグレーションが起こり易いということはないのである。
基本的に矩形に代えて三角形の電極を採用することによって本発明は電極が占有する面積をドレイン電極面積分節減できるということである。

次に集電電極の一方の分だけ電極面積をさらに節減することができる。これはより理解の難しいことである。実際には直角三角形を４つ分合わせて菱型の電極とする。もう一方の電極は菱型を包囲する荊棘状電極となる。荊棘状電極によって切り離されているから同一平面にある配線によって隣接する菱型電極を相互接続することができない。そこで、隣接する菱型電極を接続するため、層間絶縁膜によって上方へ隔てられた層上配線を形成する。層上配線によって菱型電極を相互に接続する。層上配線であるために余分の面積を占有することがない。それによって集電電極分の面積をも節減することができるのである。それについて、より具体的に述べる。

［従来例と本発明の比較］
次に櫛形矩形電極をもつ従来の横型ＦＥＴの場合と、本発明の三角電極（菱型電極と荊棘状電極の組み合わせ）の場合において同じような条件で電流がどれだけ流せるかを比較する。材料はＳｉＣ（シリコンカーバイド）で、耐圧は６００Ｖ、単位長さあたり素子電流は０．１Ａ／ｃｍ、チップサイズは５ｍｍ角（デバイス領域）である。そのような条件で従来例と本発明の比較をする。

［Ａ．従来例の矩形櫛形（図１の構造）］
チップサイズ： ５ｍｍ角（デバイス領域）
ノーマリーオフ型ＳｉＣ−ＪＦＥＴ
耐圧： ６００Ｖ
電流： ０．１Ａ
基本セル構造
ゲート長： １．５μｍ
ゲート・ドレイン間距離： ５．０μｍ
ゲート・ソース間距離： ０．５μｍ
ソース・ドレイン配線幅： １２．５μｍ
基本セル幅： ３２．０μｍ
Ａｌ配線
ＥＭ耐性： １．０ｍＡ／μｍ^２
配線厚み： ４．０μｍ
抵抗率： ２．７μΩ・ｃｍ
一本当たり抵抗： ２．７Ω
一本当たり電流： ５０ｍＡ（５ｍｍ）
チップレイアウト
ソース配線の本数： １５６本
ドレイン配線の本数： １５６本
全チャンネル幅： ７８．０ｃｍ
全電流： ７．８Ａ
ソース・ドレイン配線抵抗： １７．１ｍΩ

ゲート長１．５μｍというのは図１においてゲート電極の上下幅である。ソース配線幅が１２．５μｍ、ドレイン配線幅が１２．５μｍであり、ソース・ドレイン間距離が（１．５＋５．０＋０．５）７μｍであるから基本セル幅は、１２．５＋７＋１２．５＝３２μｍとなる。基本セル一つ当たりの電流が５０ｍＡで、基本セルが１５６個あるから、全電流は７８００ｍＡ＝７．８Ａとなる。これが従来例の櫛形矩形交互電極よりなるＦＥＴの可能な最大電流である。

［Ｂ．本発明の菱型・荊棘状電極の嵌合組合わせ（図６〜図１６の構造）］
チップサイズ： ５ｍｍ角（デバイス領域）
ノーマリーオフ型ＳｉＣ−ＪＦＥＴ
耐圧： ６００Ｖ
電流： ０．１Ａ
基本セル構造
ゲート長： １．５μｍ
ゲート・ドレイン間距離： ５．０μｍ
ゲート・ソース間距離： ０．５μｍ
配線ブロック
配線ブロック幅： ５００μｍ
基本ブロック数： ２０８
配線ブロック電流： ２．０８Ａ
上部Ａｌ配線の高さ： ４．２μｍ
上部Ａｌ配線の幅： ５００μｍ
上部Ａｌ配線の抵抗： ６．５ｍΩ
基本ブロック
基本ブロック幅： ５００μｍ
基本ブロック高さ： ２４．０μｍ
基本ブロック電流： １０．０ｍＡ
下層Ａｌ配線の高さ： ０．５μｍ
下層ドレイン（ソース）抵抗： １．３５Ω
全体
配線ブロック数Ｎ： １０
全電流： ２０．８Ａ
配線抵抗： ７．１ｍΩ
Ａｌ配線のＥＭ耐性： １．０ｍＡ／μｍ^２
Ａｌ配線の抵抗率： ２．７μΩ・ｃｍ

ここで基本ブロックというのは図８、１０、１３、１７〜１９などに現れる菱型電極一つとそれを囲む荊棘状電極の一部を意味する。横幅が５００μｍで高さが２４μｍだということである。配線ブロックというのは図６、７、１６の縦長の菱型を含む列のことである。配線ブロックの幅は基本ブロックの幅と同じで５００μｍである。配線ブロックはＮ＝１０だけある。一つの配線ブロックは２１の基本ブロックを含む、基本ブロックは２０８ある。基本ブロックの電流は１００ｍＡだから、全電流は２０．８Ａとなる。

従来例の同じサイズのデバイスの最大電流が７．８Ａであったのに比べて本発明のものは最大電流が約３倍の２０．８Ａとなっている。これはＡｌのＥＭ耐性を満足するように配線の幅を決めており、Ａｌ配線に流れる最大電流密度が同じになるようにしている。それでも約３倍の電流が流せるというのは、図２、３によって説明したように矩形櫛形の電極は無駄が多く、本発明の三角配線の場合は電流密度がどこでも大体同じになるようにしており無駄なくＡｌ配線を有効利用しているからである。

ＳｉＣという材料上の利点は、６００Ｖの耐圧であるのにゲート・ソース間距離を短く（０．５μｍ）、ゲート長を短く（１．５μｍ）、ゲート・ドレイン間も短く（５μｍ）できるという点に現れている。そのように間隙をつめても従来の噛み合い矩形櫛形電極の場合は電極による無駄な面積占有があり電流が充分に取れない。本発明の場合は電極の形状に工夫がなされているから電極の占有面積を減らすことができて同じサイズのチップ（５ｍｍ角）でも従来例（７．８Ａ）の約３倍の最大電流（２０．８Ａ）を流すことができる。これは優れた利点である。

［実施例１（菱型領域がドレイン：ゲート電極が菱型領域を迂回して連続する：図６〜１６）］
図６は第２導電型の半導体基板の上全面に低濃度第１導電型エピ層６を形成しておき、その上に高濃度第１導電型領域８、９を形成した状態の半導体基板の一部の平面図である。下地の紙面がエピ成長した低濃度第１導電型エピ層６の部分を示し、枠で囲まれた閉領域が高濃度第１導電型領域８、９である。これらは後にドレイン電極、ソース電極とオーミック接合させる部分なので高濃度ドーピングする。

高濃度第１導電型領域８、９は第１導電型のドーパントを熱拡散して生成することができる。あるいは第１導電型ドーパントをイオン注入することによっても形成することができる。拡散でもイオン注入でもどちらでもできるが、拡散あるいはイオン注入領域というのは煩雑であるから、ここではまとめて「拡散領域」と表現することもある。第１導電型領域は２種類の閉領域からなる。一つは菱型の第１導電型拡散領域９である。もう一つは菱型を囲む荊棘柱状領域８である。第１導電型領域８は、菱型列９を除去した余空間であるから荊棘柱状をなしている。そこで、ここでは荊棘柱状と表現する。

第１導電型がｎ型であってもｐ型であってもよい。第１導電型がｎであれば、第２導電型はｐ型となり、第１導電型がｐ型なら第２導電型はｎ型となる。
ここで、半導体基板はＳｉ、ＧａＡｓ、ＧａＮ、ＳｉＣなどである。それらの材料の中でも、ＧａＮやＳｉＣは特にワイドバンドギャップ半導体と呼ばれる。Ｓｉ、ＧａＡｓよりバンドギャップが大きい半導体をワイドバンドギャップ半導体と言う。

ここに示したのは１素子分の高濃度第１導電型領域８、９である。縦に８行、横に４列の３２個の菱型領域９を示すが、これは簡略に描いているので、実際にはパワー素子はもっと数多い行列菱型領域をもつ。第１導電型、第２導電型というのでは煩雑だから以後、第１導電型がｎ型、第２導電型がｐ型として説明する。その場合チャンネルはｎ型となる。その反対であっても良いのはもちろんである。

つまりｎチャンネル型の場合、ｐ型ウエハ（下地）の上に、Ｍ行Ｎ列の菱型ｎ領域９と、それを囲むＮ列の荊棘柱状領域８をｎ型ドーパントの選択拡散、イオン注入によって形成する。それは１素子分であり、多数の同等のパターンが１枚のウエハの上に数多く形成される。菱型は実は４つの直角三角形を合わせたものである。一つの菱型はＦＥＴの４つ分に当たる。菱型９に対向するものは一様空間から菱型を除去した荊棘柱状のパターンである。だからＭ行Ｎ列の菱型とＮ列の荊棘柱は４ＭＮ個の単位素子を持つのである。

次に、菱型領域を囲むように菱型高濃度ｐ型領域７をｐ型ドーパントの熱拡散かイオン注入によって形成する。図７にそれを示す。破線で示すｐ型領域７は後にゲート電極を形成する部分である。それはソース電極となる部分に近接して設ける。

接合型ＦＥＴの場合には、このようにゲート電極のために高濃度ｐ型領域７を形成する必要がある。本発明は接合型ＦＥＴとは限らずＭＯＳＦＥＴの場合もある。ＭＯＳの場合は菱型高濃度ｐ型領域７を形成せず、ここにゲート酸化膜を作り、その上に菱型のゲート電極を付ける。

図７の例では菱型領域９に遠く、荊棘柱状領域８に近接して菱型ｐ型領域７を形成している。ｐ型領域７はゲート電極を形成するべき部位で、それはソース電極の近傍に設けるのであるから、図７の例では、菱型領域９がドレインに、荊棘柱状領域８がソースになるのである。その関係をもちろん逆にしてもよい。

つまりｎチャンネルにするか（第１導電型をｎ型）、ｐチャンネル（第１導電型をｐ型）にするかで２通りある。また菱型領域をドレインにする（図７）か、荊棘柱状をドレインにするかで２通りある。だから、それだけで４通りのものがある。

後に説明するがゲート電極が菱型を横切るものと、横切らないものとに種類がある。そうなると本発明は、導電型の選択、ドレイン・ソースの選択、クロス・迂回型の選択によって８通りの種類があるということになる。

図６、図７は１デバイス分を示す。８行×４列の単位からなるように描いてあるが実際にはもっと多い。個々の微細構造がわかりにくいので単位素子分を図８に図示する。

図６〜図８で背景はｎ型エピ層６である。単位素子において中央の菱型（ｎ^＋型）領域９はドレインとなるべき部分である。菱型といっても厳密に菱型でなく頂部を面取りしてある。厳密には８角形である。図８のように外郭（ｎ^＋型）の部分８はソースとなる部分で隣接菱型領域７の間へ入り込んでいる。外郭部分８に近接して菱型ｐ^＋領域７があり、外郭部分８は実際には隣接分も合体して一つになっているから縦に連続する荊棘柱状部８となる。

図９は図８の一単位分の一部の縦断面図を示す。ｐ型基板５の上にｎ型エピ層６が形成され、ｎ型エピ層６の中にｎ^＋ドレイン領域９、ｎ^＋ソース領域８、ｐ^＋ゲート領域７がイオン注入、拡散によって設けられる。図９のような領域８、７、９は図６、７に示すように縦横に多数繰り返し設けられる。

次に図１０、１１に示すようにエピ層６、ドレイン、ソース、ゲート領域の表面を熱酸化して酸化膜２０を生成する。或いはＳｉＮ、ＡｌＮなどの絶縁膜を被覆する。ウエハがＳｉであれば酸化膜（ＳｉＯ_２）を生成するのが良い。ＧａＡｓ、ＧａＮ、ＳｉＣの場合は酸化膜か、もしくはそれ以外の別異の組成の絶縁膜２０を生成するようにする。レジストを塗布し適当なパターンのマスクを使って露光し、ソース領域８、ゲート領域７、ドレイン領域９の上に当たる絶縁膜２０の一部を除去して穴を開ける。穴を通して金属をドレイン、ソース、ゲートの部分に堆積する。

ＳｉＣウエハを用いる場合は、オーミック接合層はニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）などの層であり電子ビーム蒸着（ＥＢ）で形成できる。そのあとレジストを除去（リフトオフ）してウエハの全体をアニールする。熱処理によって接合層が下地の半導体部分（ソース領域８、ゲート領域７、ドレイン領域９）と合金化（シリサイド化）しオーミック接合する。それが図１０、１１のオーミック接合層１８、１７、１９である。ｐ^＋型拡散層７の上のオーミック金属層１７はゲート配線として（図７の破線）も利用する。

そのあと次のように電極形成をする。ＣＶＤ法で酸化膜を形成する。レジストを塗布し電極パターンを描いたマスクを使って露光する。マスクを通して酸化膜をエッチング（ＲＩＥまたはウエットエッチング）し電極部分のみに開口部を開ける。レジストを除去する（アッシング）。アルミ（Ａｌ）をスパッタして開口部を覆う。フォトリソグラフィによって電極以外の部分ＸのＡｌを除去する。そのような工程を何度か繰り返して、ソース電極２８、ドレイン電極２９を形成することができる。その状態が図１２、図１３である。図１２には電極構造を簡略に書いているが実際には多層配線になる。図１３に示すように、ゲート領域７（ｐ^＋）、ソース領域８（ｎ^＋）、ドレイン領域９の上にそのまま金属のゲート電極１７、ソース電極２８、ドレイン電極２９を形成しているが、それは接触部分だけのことで配線が上方に続いている。

図１４は菱型のドレイン電極を接続するためのドレイン配線３９が、ドレイン電極２９の上に設けられドレイン電極と接続されている状態を示す。
図１５は断面図であり、ドレイン配線３９、ソース配線３８がドレイン電極２９、ソース電極２８の上方に伸びていることがわかる。絶縁膜４０によってそれらは相互に絶縁されている。ゲート電極１７は先述のように上へ伸びることができないのでオーミック接続金属１７がそのままゲート電極１７となり隣接単位間もそれによって水平方向に接続される。

素子の全体では、図１６に示すように、Ｎ個の上向き楔型形状のドレイン配線３９、３９…が菱型ドレイン電極２９に接続されるように形成される。ドレイン配線３９は下方に見える集電電極４９で統合されている。Ｍ行Ｎ列の単位（Ｍ行Ｎ列の菱型領域）がある場合、一つの楔型ドレイン配線３９はＭ個の単位のドレイン電極９を一つに纏める。そのような楔型ドレイン配線３９がＮ個あり、それが集電電極４９で纏められるからＭ×Ｎの単位素子の全てのドレイン電極がここへ接続されることになる。ドレイン集電電極４９にはいくつかのボンディングパッド５９、５９、…が形成されている。それはパッケージに実装した時のワイヤボンディングのパッドである。電流が大きいから、いくつものワイヤボンディングが必要である。ボンディングのためのパッドの数ｎは任意に増減できる。ここでは、電極の列数Ｎに等しい（ｎ＝Ｎ）パッド５９を設けている。列数に等しいパッドを配線列の根元側に設けると、楔配線で縦に結合されるＭ個の菱型電極や荊棘状電極からの電流またはそれらへの電流は1つのワイヤボンディングパッドを通るということになる。そのようなｎ＝Ｎにおける電流の分布を図２３に示す。楔形の配線はその直下にある電極の電流を集める。１つの楔形配線の電流はそれに対応する１つのパッドへ流れる、あるいはパッドから流れ出る。電流の流れが隣接パッド間で混合されない。楔形配線とパッドが１対１に対応している。楔形配線からの電流が隣接する配線のパッドへ流れるということはない。だから横へ電流が流れない。集電電極４９、４８を横に流れる電流が小さい。横方向に電流を流さなくてよいということであるから、それは集電電極４９、４８の幅を狭くしてもよい、ということである。つまりは集電電極の面積を最小にできるということである。

同様に、下向きの楔型形状のソース配線３８が荊棘状電極（ソース電極）２８に接続されるように形成される。楔型ソース配線３８もＮ本あって、それぞれがＭ個の単位のソース電極２８に接続されているが、ソース電極２８は荊棘柱状領域８となっているから、その一部に接続されていても良い。楔型ソース配線３８はソース集電電極４８で一体に統合される。Ｍ×Ｎのソース電極２８は全てここに接続されることになる。ソース集電電極４８には幾つかのワイヤボンディング用のパッド５８、５８…が設けられる。

ソース配線３８、ドレイン配線３９のいずれもＡｌ配線である。ゲート電極１７については先述のオーミック金属の配線１７が隣接ゲート間を繋いでいる。ゲート電極については上述の楔型配線や、集電電極のようなものがない。それは幾何学的に難しいから設けていないのである。ゲート電極には電流が殆ど流れないから電極断面積を大きくする必要がない。それで、このような菱型を繰り返すオーミック接続配線１７を使っている。線幅が細いから応答速度に制限があるが、これはパワーＦＥＴデバイスであるから、それほど速い応答はあまり要求されない。

もちろん多層配線の階層をもう一段増やせばゲート電極に関しても集電電極を作ることができる。

［実施例２（荊棘柱状領域がソース、菱型領域がドレイン：ゲート電極が菱型領域を貫通して連続する：図１７）］
図１７に実施例２を示す。一つの単位で、中央の菱型領域が分割されたドレイン領域・電極Ｄとなっている。外側の荊棘柱状領域がソース領域・電極Ｓとなっている。荊棘柱状領域のすぐ内側に菱型のゲート領域・ゲート電極Ｇが設けられる。実施例１と変わったのは、ゲート電極１７が菱型領域の中間部を貫通するようになった点である。全体の形状は図１６に示すものと同様である。ゲート配線が二本から三本に増える。中心の菱型領域を通るゲート配線はゲート電極に接触しておらず純粋に配線としての作用をもつ。配線が冗長化することによって一部が切断されていてもゲート電流が流れるので信頼性が向上する。またゲート配線抵抗が減少するという利点がある。ゲート配線が菱型領域を貫くことによってドレイン電極が狭小化するのであるが、ドレイン電極の中心部はトランジスタ作用をする上で不要だから、それはあまり差し支えないことである。

［実施例３（荊棘柱状領域がドレイン、菱型領域がソース：ゲート電極が菱型領域を迂回して連続する：図１８）］
図１８に実施例３を示す。一つの単位で、中央の菱型領域がソース領域・電極Ｓとなっている。菱型領域のすぐ外周に菱型のゲート領域・ゲート電極Ｇが設けられる。外側の荊棘柱状領域がドレイン領域・電極Ｄとなっている。実施例１と違うのは菱型領域、荊棘柱状領域のソース、ドレインの割当が反対になっている点である。だからゲート領域・電極はソース側に偏奇し菱型のすぐ近くに形成される。全体の形状は図１６に示すものと同様であり、楔型のドレイン配線、ソース配線があり、それぞれにドレイン電極、ソース電極と集電電極を接続する。しかし電極の役割は実施例１と反対になっている。これも櫛形平行電極の場合に比較して電流密度を均一化して配線が占有する面積を減らすことができる。

［実施例４（荊棘柱状領域がドレイン、菱型領域がソース：ゲート電極が菱型領域を貫通して連続する：図１９）］
図１９に実施例４を示す。一つの単位で、中央の菱型領域が分割されたソース領域・電極Ｓとなっている。菱型領域のすぐ外周に菱型のゲート領域・ゲート電極Ｇが設けられる。外側の荊棘柱状領域がドレイン領域・電極Ｄとなっている。実施例１と違うのは菱型領域、荊棘柱状領域のソース、ドレインの割当が反対になっていて、ゲート電極１７が菱型領域の中間部を貫通するようになった点である。全体の形状は図１６に示すものと同様であり、楔型のドレイン配線、ソース配線があり、それぞれにドレイン電極、ソース電極と集電電極を接続する。しかし電極の役割は実施例１と反対になっている。ゲート電極１７が短く太くなるから応答速度が速くなる。

［実施例５（ＦＥＴ単位をｐ型で囲む：図２０）］
図１５のものは素子単位の分離が不十分であることもある。図２０のようにソース電極２８にｐ型部分５０を形成し、ドレイン電極２９の先にｐ型領域５０を作り、基板５のｐ型と合わせてｐ型領域でＦＥＴを包囲する。素子分離がより完全になる。

［実施例６（ＳＪ構造を用いる：図２１）］
図２１に示すようにｎ型チャンネルの上に、さらにｐ型層６０をエピタキシャル成長、あるいはイオン注入によって形成する。そうするとオフ時に、ゲート・ドレイン間の逆バイアスによってｐ型層から空乏層がのびてｎ型チャンネルを空乏層で満たすようになる。ｎ型チャンネルのほとんど全体が空乏層になる。空乏層には強い電界が存在することができるのでｐｎ接合の電界を減らすことができ広い空乏層は耐圧を上げる作用がある。厚い空乏層が高い耐圧を与えるのだから、オフ時の耐圧をそれによって増大させることができる。だから、ソース・ドレイン間の距離をより短くすることができる。スーパージャンクション（SUPER JUNCTION:ＳＪ）という。横型のＳＪ構造だから製造に困難はない。

［実施例７（ｎ型基板を用いる：ｐ型のエピ層を積む：図２２）］
以上に述べたものは全てｐ型基板を用いるものであった。しかし材料によってｐ型基板が製造不可能、製造困難なものもある。その場合はｎ型基板を用いる。図２２のようにｎ型基板７０の上にｐ型のエピ層５２を設けて用いる。そうすれば実質的にｐ型基板と同様に扱うことができる。Ｓｉの場合はｐ型基板が入手可能である。しかしｐ型はバンドギャップが広くなるに従って作りにくくなる。ＳｉＣの場合はｎ型基板でも良いものがなかなかできない。まして良質のｐ型基板というものはなかなか入手できない。そのような場合にｎ型基板の上にｐ型エピ層を積んだ複合基板を使うことができる。横型であるから電流は縦に流れず基板が二重構造であっても差し支えない。

［実施例８（ＳｉＣを用いる）］
半導体材料としては、Ｓｉ、ＧａＡｓなどでも良いのであるが、ＳｉやＧａＡｓよりもバンドギャップの大きいワイドバンドギャップ半導体であるＳｉＣを用いると耐熱性がより向上する。放熱性にも優れるので、より高電圧・大電流のデバイスを作る事ができる。

矩形櫛形ドレイン電極と矩形櫛形ソース電極を相互に噛み合う位置に多数平行に設け両側の集電電極によって統合するようにした従来例にかかるＦＥＴパワーデバイスの電極構造を示す平面図。 矩形ドレイン電極と矩形ソース電極を組み合わせた従来例のＦＥＴデバイスにおいて、ドレイン幅Ｔ_Ｄ、ソース幅Ｔ_Ｓ、ドレイン電極、ソース電極の長さＱ、オフセットＵ、ドレイン・ソース間隙Ｔ_Ｃの定義を示す平面図。 三角形（楔型）ドレイン電極と三角形（楔型）ソース電極を組み合わせた本発明のＦＥＴデバイスにおいて、ドレイン幅Ｔ_Ｄ、ソース幅Ｔ_Ｓ、ドレイン電極、ソース電極の長さＱ、ドレイン・ソース間隙Ｔ_Ｃの定義を示す平面図。 矩形ドレイン電極と矩形ソース電極を組み合わせた従来例のＦＥＴデバイスにおいて、ドレイン電極、ソース電極を流れる電流を矢印で表現し、電極幅が一定なので電流、電流密度ともに、電極の根元で大きく、電極の先端で小さくなり電流密度が不均一であって電極構造に無駄があることを説明するための電極・電流図。 三角ドレイン電極と三角ソース電極を組み合わせた本発明のＦＥＴデバイスにおいて、ドレイン電極、ソース電極を流れる電流を矢印で表現し、電極幅が先細りなので電流は電極の根元で大きく、電極の先端で小さくなるが、電流密度が先端も根元もほぼ均一であって電極構造がエレクトロマイグレーションを防ぎながら大電流を流すために極めて有効であることを説明するための電極・電流図。 ドレイン・ソースの対向する部分を三角形にし、三角形が４つ集合した縦横に並列する菱型領域と、それを囲む縦方向に連続する荊棘状領域とよりなり、何れかをソース領域に、他方をドレイン領域に割り当てる本発明の菱型領域、荊棘状領域の配置を示す平面図。 ドレイン・ソースの対向する部分を三角形にし、三角形が４つ集合した縦横に並列する菱型領域と、それを囲む縦方向に連続する荊棘状領域とよりなり、何れかをソース領域に、他方をドレイン領域に割り当て菱型領域の廻りをめぐるようにゲート領域を設ける本発明の菱型領域、荊棘状領域、ゲート領域の配置を示す平面図。 菱型領域をドレインとし、その廻りのコの字型の領域をソースとし、菱型領域を廻るようにソース領域に沿ってゲート領域を設けた一つの単位（基本ブロック）だけの平面図。 菱型領域をドレインとし、その廻りのコの字型の領域をソースとし、菱型領域を廻るようにソース領域に沿ってゲート領域を設けた一つの単位（基本ブロック）だけの縦断面図。 菱型領域をドレインとしオーミック接合金属を蒸着し、その廻りのコの字型の領域をソースとしオーミック接合金属を蒸着し、菱型領域を廻るようにソース領域に沿ってゲート領域を設けオーミック接合金属を付けた一つの単位（基本ブロック）だけの平面図。 菱型領域をドレインとしオーミック接合金属を蒸着し、その廻りのコの字型の領域をソースとしオーミック接合金属を蒸着し、菱型領域を廻るようにソース領域に沿ってゲート領域を設けオーミック接合金属を付けた一つの単位（基本ブロック）だけの縦断面図。 菱型領域をドレインとしドレイン電極を設け、その廻りのコの字型の領域をソースとしソース電極を設け、菱型領域を廻るようにソース領域に沿ってゲート領域を設けゲート金属を付けた一つの単位（基本ブロック）だけの縦断面図。 菱型領域をドレインとしドレイン電極を設け、その廻りのコの字型の領域をソースとしソース電極を設け、菱型領域を廻るようにソース領域に沿ってゲート領域を設けゲート金属を付けた一つの単位（基本ブロック）だけの平面図。 楔型配線を上に設け隣接菱型電極を縦方向にを結ぶようにした配線を示す一つの単位の部分の平面図。 ドレイン電極の上にドレイン配線を、ソース電極の上にソース配線を設けたものの一つの単位の縦断面図。 菱型領域をドレインとしドレイン電極を設け、その廻りのコの字型の領域をソースとしソース電極を設け、菱型領域を廻るようにソース領域に沿ってゲート領域を設けゲート金属を付けた単位（基本ブロック）を縦横にＭ×Ｎ個並べ、多数の菱型電極（ドレイン）が荊棘柱状電極（ソース）によって囲まれるようにし、菱型電極の短い方向にソース配線を設けて菱型電極を相互につなぎ、荊棘柱状電極を楔型配線によって繋いだデバイスの全体平面図。 菱型領域がドレインで、それを囲むコの字型の領域がソースであり、中央部にある菱型領域、菱型電極が中央で二分されており、中央部がゲート電極となっており隣接ゲート電極は菱型領域をめぐる迂回路と中央貫通路の両方によって接続されている実施例２の一つの単位（基本ブロック）の平面図。 菱型領域がソースで、それを囲むコの字型の領域がドレインであり、隣接ゲート電極は菱型領域をめぐる迂回路によって接続されている実施例３の一つの単位（基本ブロック）の平面図。 菱型領域がソースで、それを囲むコの字型の領域がドレインであり、中央部にある菱型領域、菱型電極が中央で二分されており、中央部がゲート電極となっておりゲート電極は菱型領域をめぐる迂回路と中央貫通路の両方によって接続されている実施例４の一つの単位（基本ブロック）の平面図。 ソース電極の外側にｐ領域を設け、ドレイン電極の外側にｐ領域を設けｐ型基板と共に、一単位のｎ型部分が、ｐ型によって包囲されるようにした実施例５の一単位の縦断面図。 チャンネルとなるｎ型層の上にｐ型層を設けたスーパージャンクション構造として逆バイアス時に空乏層が横向きに肥大して耐圧を増大するようにした実施例６の一単位の縦断面図。 ｎ型基板の上にｐ型層をエピタキシャル成長させた複合基板の上に素子構造を作製するようにした実施例７の一単位の縦断面図。 図１６の楔形配線を含むチップにおいて、楔形配線を流れる電流は近接の対応するパッドへ流れるので横方向にはほとんど電流が流れず、そのために集電電極の面積を減らすことができるということを説明するための電流分布図。

符号の説明

Ｄ ドレイン
Ｓ ソース
Ｇ ゲート
２ ソース電極
３ ドレイン電極
５ ｐ型基板
６ 第１導電型エピ層（ｎ型エピ層）
７ ｐ型領域（ゲート領域）
８ ソース電極（第１導電型荊棘柱状領域）
９ ドレイン電極（第１導電型菱型領域）
１７ ゲート金属
１８ ソース金属
１９ ドレイン金属
２０ 酸化膜（絶縁膜）
２８ ソース電極
２９ ドレイン電極
３８ 楔型ソース配線
３９ 楔型ドレイン配線
４０ 絶縁膜
４８ ソース集電電極
４９ ドレイン集電電極
５０ ｐ型領域
５２ ｐ型エピ層
５８ ソースボンディングパッド
５９ ドレインボンディングパッド
６０ ｐ型層
７０ ｎ型基板

Claims (9)

1. 半導体基板と、その上に設けられた半導体薄膜と、半導体薄膜中に高濃度に不純物をドープしたソース領域、ドレイン領域、ゲート領域を含み、ソース領域とドレイン領域のどちらか一方を基板の上方で縦横にＭ×Ｎの行列状に並ぶ菱型領域９とし、ソース領域とドレイン領域のもう一方を基板の上方で菱型領域を囲み菱型の短辺方向で相互に連結する荊棘柱状領域８として、ゲート領域は菱型領域を取り囲む菱型の形状７とし隣接するゲート領域と相互に接続されており、菱型領域９の電極は列ごとに一方の端に集電電極を有するＮ個の楔型の配線で統合され、荊棘柱状領域８の電極は列ごとに他方の端に集電電極を有するＮ個の楔型の配線で統合されていることを特徴とする横型半導体デバイスの配線構造。
2. ソース領域が荊棘柱状領域８であり、ドレイン領域が菱型領域９であって、ゲート領域が菱型領域９の外周を廻りこれを迂回する形状に形成され隣接するゲート領域と連続するようにしたことを特徴とする請求項１に記載の横型半導体デバイスの配線構造。
3. ソース領域が荊棘柱状領域８であり、ドレイン領域が菱型領域９であって、菱型領域９は中央部で二つに分離しており、ゲート領域が菱型領域９の外周を廻り迂回する形状の部分と菱型領域９の中央部の間隙を通る部分によって形成され隣接するゲート領域と連続するようにしたことを特徴とする請求項１に記載の横型半導体デバイスの配線構造。
4. ドレイン領域が荊棘柱状領域８であり、ソース領域が菱型領域９であって、ゲート領域が菱型領域９の外周を廻りこれを迂回する形状に形成され隣接するゲート領域と連続するようにしたことを特徴とする請求項１に記載の横型半導体デバイスの配線構造。
5. ドレイン領域が荊棘柱状領域８であり、ソース領域が菱型領域９であって、菱型領域９は中央部で二つに分離しており、ゲート領域が菱型領域９の外周を廻り迂回する形状の部分と菱型領域９の中央部の間隙を通る部分形成され隣接するゲート領域と連続するようにしたことを特徴とする請求項１に記載の横型半導体デバイスの配線構造。
6. 半導体基板、半導体薄膜がワイドバンドギャップ半導体であることを特徴とする請求項１に記載の横型半導体デバイスの配線構造。
7. 半導体基板がｎ型半導体であって、その上にｐ型半導体薄膜とｎ型半導体薄膜がエピタキシャル成長しており、ｎ型半導体薄膜の上に、ｐ型半導体膜があってｎ型のチャンネルをｐ型半導体によって挟んだスーパージャンクション構造になっている事を特徴とする請求項１に記載の横型半導体デバイスの配線構造。
8. 楔形配線の端部にあるドレイン集電電極には複数のワイヤボンディングパッドがあり、楔形配線の端部にあるソース集電電極にも複数のワイヤボンディングパッドがあることを特徴とする請求項１に記載の横型半導体デバイスの配線構造。
9. ドレイン集電電極およびソース集電電極のワイヤボンディングパッドの数は、菱型電極、荊棘状電極の列の数Ｎに等しく、１列に並ぶＭ個の菱型電極、または１列に並ぶＭ個の荊棘状電極の電流は同じ最近接のパッドを通じて流れるようにしたことを特徴とする請求項８に記載の横型半導体デバイスの配線構造。
   
   

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