JPH05110076A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】ＦＥＴのホットキャリアの発生量を抑えつつＦ
ＥＴの集積度を高める。 【構成】ゲート電極34の幅方向Ｐにおける素子形成領域
42の幅Ｙを、ドレイン領域38側で広くソース領域36側で
狭くする。図１の例では、素子形成領域42の平面形状を
Ｔ字形状とし、平面的に見てソース領域36からゲート電
極34の中央部までの間の領域Ｑの素子形成領域42の幅Ｙ
をＹ＝Ｗ１とし、平面的に見てゲート電極34のドレイン
側エッジ部分からドレイン領域38までの間の領域Ｒの素
子形成領域42の幅ＹをＹ＝Ｗ２（但し、Ｗ２＞Ｗ１）と
する。領域Ｒでの幅Ｙを広く取ることによりドレイン電
流密度の増加を抑制しつつ、領域Ｑでの幅Ｙを狭く取る
ことによりＦＥＴの集積度を向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電界効果トランジスタ
の構造に関する。

【０００２】

【従来の技術】現在、超ＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ
Ｓｃａｌｅ Ｉｎｔｅｇｒａ−ｔｉｏｎ）を構成する
基本素子として、ＭＯＳ構造の電界効果トランジスタ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｆｉｅｌｄ Ｅｆ−ｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ：ＭＯＳＦＥＴと称す）が広く用いられている。以
下、図面を参照し、従来のＭＯＳＦＥＴの構造につき概
略的に説明する。尚、ＭＯＳＦＥＴの製造方法及び素子
構造の詳細に関しては、例えば文献１：超高速ＭＯＳデ
バイス 培風館 昭和６１年２月１０日 ｐ１１７〜１
２５を参照されたい。

【０００３】図１１（Ａ）及び（Ｂ）は従来のＭＯＳＦ
ＥＴの要部構成を概略的に示す断面図及び平面図であ
り、図１１（Ａ）は図１１（Ｂ）のＡ−Ａ線に沿って取
った断面を示す。図においては超ＬＳＩが備えるＭＯＳ
ＦＥＴ１素子に着目して、その要部構成を示した。

【０００４】図１１（Ａ）〜（Ｂ）にも示すように、Ｆ
ＥＴ１０は基板１２とゲート酸化膜１６及びゲート電極
１８と、ソース領域２０及びドレイン領域２２とを備え
る。基板１２上には、超ＬＳＩが備えるＦＥＴ１０とこ
れ以外の素子とを電気的に分離するためのフィールド酸
化膜２４を設け、フィールド酸化膜２４に基板１２の素
子形成領域１４を露出する窓２６を設ける。そして窓２
６を介し露出する素子形成領域１４上に順次にゲート酸
化膜１６及びゲート電極１８を設ける。またソース領域
２０及びドレイン領域２２をゲート電極１８の一方及び
他方の側部に隣接させて素子形成領域１４に設ける。図
中、ソース領域２０及びドレイン領域２２に点を付して
示した。

【０００５】ＬＳＩの集積度を高めるためにはその構成
要素であるＦＥＴ１０を微細化しその占有面積を縮小す
ればよいが、この際にスケーリング則に従ってＭＯＳＦ
ＥＴのゲート幅Ｗ及びゲート長Ｌ（図１１参照）を縮小
する必要がある。ゲート長Ｌの縮小は、ソースドレイン
間の電界強度を強めるのでドレイン電流の増加を促しま
た動作速度を向上させるという利点をもたらす。

【０００６】

【発明が解決しようとする課題】しかしながらゲート長
Ｌを縮小しても、従来は一般的に、ＬＳＩ及び外部電気
回路システムを接続するインターフェースの駆動電圧を
スケールダウンせずに５Ｖのままに維持するので、ゲー
ト長Ｌの縮小に伴ってソース及びドレイン領域間のチャ
ネルに印加される電界強度が強大化する。この強大化し
た電界中に注入されたキャリアは、大きな加速エネルギ
ーを得て衝突電離を起こす。チャネルの電界強度はドレ
イン領域近傍で最も高く、その結果、衝突電離はチャネ
ルのドレイン領域近傍で生じ易い。衝突電離により多数
の電子・正孔対（ホットキャリア）が発生し、その一部
はゲート酸化膜中に捕獲される。捕獲されたホットキャ
リアはチャネルに悪影響を及ぼしその結果ドレイン電流
が低下するという問題点があった。

【０００７】ホットキャリアの発生量は、チャネルのド
レイン領域近傍での電界強度が大きくなるほど増え、ま
たチャネルのドレイン領域近傍の電流密度が大きくなる
ほど増える。

【０００８】この発明の目的は、上述した従来の問題点
を解決するため、チャネルのドレイン領域近傍の電流密
度の増加を抑制しつつＬＳＩの集積度を高めることがで
きる電界効果トランジスタを提供することにある。

【０００９】

【課題を解決するための手段】この目的の達成を図るた
め、この発明の電界効果トランジスタは、半導体材料か
ら成る下地と、下地の素子形成領域上に順次に設けたゲ
ート酸化膜及びゲート電極と、ゲート電極を挟むように
配置して素子形成領域に設けたソース領域及びドレイン
領域とを備え、ゲート電極幅方向における素子形成領域
の幅を、ドレイン領域側で広くソース領域側で狭くする
ことを特徴とする。

【００１０】

【作用】このような構造によれば、ゲート電極幅方向に
おける素子形成領域の幅Ｙを、ドレイン領域側で広くソ
ース領域側で狭くする。このように素子形成領域のドレ
イン領域側の幅Ｙ特にチャネルのドレイン領域近傍部分
での幅Ｙを広く取ることによりチャネルのドレイン領域
近傍でのドレイン電流密度が増加するのを抑えることが
できる。また素子形成領域のソース領域側の幅Ｙを狭く
することにより、ＬＳＩに複数個の電界効果トランジス
タを搭載する際に、これらトランジスタの配設スペース
を小さくすることができる。

【００１１】

【実施例】以下、図面を参照し、この発明の実施例につ
き説明する。尚、図面はこの発明が理解できる程度に概
略的に示してあるにすぎず、従ってこの発明を図示例に
限定するものではない。

【００１２】図１（Ａ）はこの発明の実施例の要部構成
を一部を切り欠いて概略的に示す平面図、及び図１
（Ｂ）はこの発明の実施例の要部構成を概略的に示す断
面図である。図１（Ｂ）は図１（Ａ）のＩ−Ｉ線に沿っ
て取った断面を示す。

【００１３】この実施例のＦＥＴ２８はＬＳＩに搭載さ
れるＭＯＳＦＥＴであり、下地３０と、ゲート酸化膜３
２及びゲート電極３４と、ソース領域３６及びドレイン
領域３８とを備える。

【００１４】下地３０は第一導電型の半導体材料から成
る下地例えばｐ型Ｓｉ基板であり、この下地３０上に、
ＬＳＩに搭載されるＦＥＴ２８とこれ以外の電気回路素
子とを分離するためのフィールド酸化膜４０を設ける。
フィールド酸化膜４０は下地３０の素子形成領域４２を
露出する窓を備え、この素子形成領域４２上に順次にゲ
ート酸化膜３２及びゲート電極３４を設ける。そしてソ
ース領域３６及びドレイン領域３８をゲート電極３４を
挟むように配置して素子形成領域４２に設ける。ソース
領域３６及びドレイン領域３８は、第一導電型とは反対
の第二導電型の不純物例えばｎ型不純物を素子形成領域
４２に添加して形成した領域である。素子形成領域４２
のソース領域３６及びドレイン領域３８の間の領域はチ
ャネル領域３９となる。図中、不純物を添加して形成し
たソース領域３６及びドレイン領域３８を点を付して示
した。

【００１５】またゲート電極３４の幅方向Ｐにおける素
子形成領域４２の幅Ｙを、ドレイン領域３８側で広くソ
ース領域３６側で狭くする。この実施例では、図１
（Ａ）にも示すように、素子形成領域４２の平面形状を
Ｔ字形状とし、平面的に見てソース領域３６からゲート
電極３４の中央部までの間の領域Ｑの素子形成領域４２
の幅ＹをＹ＝Ｗ１とし、平面的に見てゲート電極３４の
ドレイン側エッジ部分からドレイン領域３８までの間の
領域Ｒの素子形成領域４２の幅ＹをＹ＝Ｗ２（但し、Ｗ
２＞Ｗ１）とする。例えばＷ２＝２・Ｗ１とする。

【００１６】図２は上述した実施例のＦＥＴを集積化し
た状態を示す要部平面図である。上述した構成のＦＥＴ
２８は素子形成領域４２のソース領域３６側の幅Ｙを狭
くするようにしているので、素子形成領域４２の幅Ｙを
全体にわたり等しい幅とした場合よりもソース領域３６
側の幅Ｙを狭くした分だけＦＥＴ２８の配設スペースを
縮小でき、従って複数個のＦＥＴ２８を集積化した場合
の集積度を高めることができる。例えば図２にも示すよ
うに、２個のＦＥＴ２８を集積化する場合、これらＦＥ
Ｔ２８のソース領域３６を互いに近接させるようにして
ＦＥＴ２８を配設することにより、これら２個のＦＥＴ
２８の配設スペースをより小さくすることができる。し
かも素子形成領域４２のドレイン領域３８側特にチャネ
ル３９のドレイン領域３８側の部分の幅Ｙを広くするの
で、素子形成領域４２のドレイン領域３８側の部分の平
面的な面積を大きくし、よってこの部分でのドレイン電
流密度が増加するのを抑えることができる。素子形成領
域４２のドレイン領域３８側の部分でのドレイン電流密
度の増加を抑制することにより、この部分でのホットキ
ャリアの発生量を少なくすることができる。従って素子
形成領域４２のソース領域３６側の幅Ｙを小さくしかつ
ドレイン領域３８側の幅Ｙを広くすることによって、ホ
ットキャリアの発生量を抑制しつつＦＥＴ２８の集積度
を高めることができる。

【００１７】素子形成領域４２の設計に当たっては、ホ
ットキャリアの発生領域をシミュレーションそのほかの
任意好適な手法により予め調べておき、素子形成領域４
２の幅Ｙを広くした領域（この例では領域Ｒ）がホット
キャリアの発生領域を含むように、素子形成領域４２の
幅Ｙを設定するのがよい。尚、一般には、チャネル３９
のドレイン領域３８側の部分、特にゲート電極３４のド
レイン領域３８側エッジの直下の部分及びその近傍部分
でホットキャリアが発生しやすい。

【００１８】次にこの実施例のＦＥＴ２８の製造方法に
つき一例を挙げて説明する。図３〜図７はこの実施例の
製造工程の説明図である。図３及び図５の（Ａ）と図
４、図６〜図７の（Ａ）及び（Ｂ）とはＦＥＴの製造途
上においてゲート電極直下に対応する領域の素子形成領
域及びその近傍部分の様子を、ゲート電極長さ方向に沿
って取った断面で概略的に示す断面図、また図３及び図
５の（Ｂ）はＦＥＴの製造途上において素子形成領域及
びその近傍部分の様子を概略的に示す平面図である。し
かも図３（Ａ）及び（Ｂ）は同一工程段階における断面
図及び平面図、また図５（Ａ）及び（Ｂ）は同一工程段
階における断面図及び平面図である。

【００１９】この実施例のＦＥＴ２８を製造するに当た
り、下地３０として第一導電型の下地例えばｐ型Ｓｉ基
板を用意する。次いで、図３（Ａ）及び（Ｂ）にも示す
ように、下地３０上にパッド酸化膜４４を形成する。パ
ッド酸化膜４４は、例えば熱酸化法により形成したＳｉ
Ｏ₂ 膜であり、フィールド酸化膜４０形成時の応力緩和
を目的として形成される。次いで、パッド酸化膜４４上
に、マスク形成用膜４６を積層する。マスク形成用膜４
６は酸化されにくい材料から成り、例えば、ＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法により形成したＳｉ₃ Ｎ₄ 膜である。次いでマスク形
成用膜４６上に、これのパターニングに用いるレジスト
パターン４８を形成する。レジストパターン４８を素子
形成領域４２に対応する領域に、好ましくは素子形成領
域４２よりも少し広くして形成する。

【００２０】次に図４（Ａ）にも示すように、レジスト
パターン４８をマスクとしてマスク形成用膜４６をパタ
ーニングし、パターニングしたマスク形成用膜４６から
成るマスク５０を得る。この際、パッド酸化膜４４をパ
ターニングせずにマスク形成用膜４６のみを選択的にパ
ターニングする。次いでチャネルストッパ用の不純物例
えばＢイオンを素子形成領域４２の周辺部の下地３０に
選択的に添加する。図中、このイオンを添加した領域を
ばつ印を付して概略的に示した。

【００２１】次に図４（Ｂ）にも示すように、レジスト
パターン４８を除去し、然る後マスク５０を用いて選択
的に下地３０を酸化し下地３０上にフィールド酸化膜４
０を形成する。マスク５０は酸化されにくいので下地３
０のマスク５０で覆われていない領域上に選択的に、フ
ィールド酸化膜４０が形成される。

【００２２】次に図５（Ａ）〜（Ｂ）にも示すように、
マスク５０及びパッド酸化膜４４を除去し、フィールド
酸化膜４０に窓５２を形成する。窓５２を介し素子形成
領域４２の下地３０を露出させる。

【００２３】次に図６（Ａ）にも示すように、露出させ
た素子形成領域４２にゲート酸化膜形成用の酸化膜５８
を形成する。酸化膜５８は例えば、素子形成領域４２を
９００℃程度に加熱して熱酸化することにより形成した
膜厚３〜２０ｎｍ程度のＳｉＯ₂ 膜である。次いで素子
形成領域４２のチャネル部分に対ししきい値電圧を制御
するための不純物を例えばイオン注入法により添加す
る。図中、この不純物を注入した領域を白抜き丸印を付
して概略的に示した。

【００２４】次に図６（Ｂ）にも示すように、酸化膜５
８上にゲート電極形成用の膜例えばポリシリコン膜６０
を積層し、然る後ポリシリコン膜６０上にレジストマス
ク６２を形成する。マスク６２はポリシリコン膜６０の
ゲート電極形成部分を覆い残りの部分を露出する。

【００２５】次に図７（Ａ）にも示すように、ポリシリ
コン膜６０のゲート電極形成部分を残存させ残りの部分
をエッチング除去して、残存するポリシリコン膜６０か
ら成るゲート電極３４を得ると共にフィールド酸化膜４
０を露出させる。次いで酸化膜５８のゲート電極直下の
部分を残存させ残りの部分をエッチング除去して、残存
する酸化膜５８から成るゲート酸化膜３２を得ると共に
素子形成領域４２の下地３０を露出させる。次いでマス
ク６２を除去する。

【００２６】次に図７（Ｂ）にも示すように、窓５２を
介し露出する素子形成領域４２のソース領域３６及びド
レイン領域３８に選択的に不純物例えばＡｓイオンを添
加し、図にも示すようにＦＥＴ２８の基本構造を完成す
る。不純物を添加する際には例えば、ゲート電極３４及
びフィールド酸化膜４０をマスクとし、イオン注入法に
より不純物を添加する。

【００２７】次に図示せずも、従来公知の方法により、
ゲート電極３４、ソース領域３６及びドレイン領域３８
上に中間絶縁膜を積層し、次いで中間絶縁膜にソース領
域３６及びドレイン領域３８を露出するコンタクト穴を
形成する。次いでコンタクト穴を介しソース領域３６及
びドレイン領域３８と接続する配線電極を中間絶縁膜上
に形成し、ＦＥＴ２８の配線を完了する。

【００２８】次にこの発明の他の実施例につき説明す
る。図８〜図１０はこの発明の他の実施例の要部構成を
概略的に示す平面図である。これら図においては上述し
た実施例と対応する構成成分については同一の符号を付
して示し、以下の説明では、主として上述した実施例と
相違する点につき説明し上述した実施例と同様の点につ
いてはその詳細な説明を省略する。

【００２９】図８に示す他の実施例のＦＥＴ６８は、素
子形成領域４２の形状が異なる他は上述の実施例のＦＥ
Ｔ２８と同様の構成を有する。この他の実施例では、図
８にも示すように、平面的に見てソース領域３６からチ
ャネル領域３９のソース領域３６の側の部分までの間の
領域Ｓの素子形成領域４２の幅ＹをＹ＝Ｗ１とし、平面
的に見てチャネル領域３９のドレイン領域３８の側の部
分からドレイン領域３８までのチャネル領域３９に隣接
する部分までの間の領域Ｔの素子形成領域４２の幅Ｙを
Ｗ１からＷ２（Ｗ２＞Ｗ１）まで連続的にスムースに増
加させ、残りのドレイン領域３８の部分の領域Ｕの素子
形成領域４２の幅ＹをＷ２とする。

【００３０】この他の実施例のＦＥＴ６８では領域Ｔに
おいて幅Ｙを連続的にスムースにＷ１からＷ２まで変化
させるので、ドレイン電流が領域Ｔにおいてゲート幅方
向に無理なくスムースに広がりながら流れてゆくという
利点がある。

【００３１】図９に示す他の実施例のＦＥＴ７０は、素
子形成領域４２及びゲート電極３４の形状が異なる他は
上述の実施例のＦＥＴ２８と同様の構成を有する。この
他の実施例では、図８のＦＥＴ６８と同様に、領域Ｓの
素子形成領域４２の幅ＹをＹ＝Ｗ１とし、領域Ｔの素子
形成領域４２の幅ＹをＷ１からＷ２（Ｗ２＞Ｗ１）まで
連続的にスムースに増加させ、領域Ｕの素子形成領域４
２の幅ＹをＷ２とする。これと共にゲート電極３４のド
レイン領域３８側のエッジＥの形状を、平面的に見てソ
ース領域３６の側からドレイン領域３８の側へ突出する
ように、湾曲させる。エッジＥをこのように湾曲させる
ことにより、ゲート電極幅方向における素子形成領域４
２の中央部Ｅ及び側縁部Ｇを流れる電流に対する実効的
なゲート長の差を小さくするようにする。

【００３２】図１０に示す他の実施例のＦＥＴ７２は、
素子形成領域４２の形状が異なる他は上述の実施例のＦ
ＥＴ２８と同様の構成を有する。この他の実施例では、
図１０にも示すように、平面的に見てソース領域３６の
チャネル領域３９とは反対側の部分の領域Ｌの素子形成
領域４２の幅ＹをＹ＝Ｗ１とし、平面的に見てソース領
域３６のチャネル領域３９の側の部分からチャネル領域
３９を経てドレイン領域３８のチャネル領域３９の側の
部分までの間の領域Ｍの素子形成領域４２の幅ＹをＷ１
からＷ２（Ｗ２＞Ｗ１）まで連続的にスムースに増加さ
せ、残りのドレイン領域３８の部分の領域Ｕの素子形成
領域４２の幅ＹをＷ２とする。

【００３３】この他の実施例のＦＥＴ７２では領域Ｍに
おいて幅Ｙを連続的にスムースにＷ１からＷ２まで変化
させるので、ドレイン電流が領域Ｍにおいてゲート幅方
向に無理なくスムースに広がりながら流れてゆくという
利点がある。

【００３４】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の形状、配設位置、
形成材料、形成方法、数値的条件、延在方向、数値的条
件及びそのほかを任意好適に変更することができる。

【００３５】

【発明の効果】上述した説明からも明らかなように、こ
の発明の電界効果トランジスタによれば、ゲート電極幅
方向における素子形成領域の幅Ｙを、ドレイン領域側で
広くソース領域側で狭くする。このように素子形成領域
のドレイン領域側の幅Ｙ特にチャネルのドレイン領域近
傍部分での幅Ｙを広く取ることにより、チャネルのドレ
イン領域近傍でのドレイン電流密度が増加するのを抑え
このドレイン領域近傍でのホットキャリアの発生量を少
なくすることができる。また素子形成領域のソース領域
側の幅Ｙを狭くすることにより、ＬＳＩに複数個の電界
効果トランジスタを搭載する際に、これらトランジスタ
の配設スペースを小さくすることができる。従ってこの
発明によればホットキャリアの発生量を抑制しつつＦＥ
Ｔの集積度を高めることができるという利点がある。

【図面の簡単な説明】

【図１】（Ａ）及び（Ｂ）はこの発明の実施例の基本構
造を概略的に示す要部平面図及び要部断面図である。

【図２】実施例のＦＥＴ集積化した状態の一例を示す要
部平面図である。

【図３】（Ａ）及び（Ｂ）は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。

【図４】（Ａ）及び（Ｂ）は異なる工程段階における製
造途上の様子を概略的に示す要部断面図である。

【図５】（Ａ）及び（Ｂ）は同一工程段階における製造
途上の様子を概略的に示す要部断面図及び要部平面図で
ある。

【図６】（Ａ）及び（Ｂ）は異なる工程段階における製
造途上の様子を概略的に示す要部断面図である。

【図７】（Ａ）及び（Ｂ）は異なる工程段階における製
造途上の様子を概略的に示す要部断面図である。

【図８】この発明の他の実施例の要部構成を概略的に示
す平面図である。

【図９】この発明の他の実施例の要部構成を概略的に示
す平面図である。

【図１０】この発明の他の実施例の要部構成を概略的に
示す平面図である。

【図１１】（Ａ）及び（Ｂ）は従来のＭＯＳＦＥＴの構
成を概略的に示す要部断面図及び要部平面図である。

【符号の説明】

２８：ＦＥＴ ３０：下地 ３２：ゲート酸化膜 ３４：ゲート電極 ３６：ソース領域 ３８：ドレイン領域 ３９：チャネル領域 ４２：素子形成領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体材料から成る下地と、該下地の素
   子形成領域上に順次に設けたゲート酸化膜及びゲート電
   極と、該ゲート電極を挟むように配置して前記素子形成
   領域に設けたソース領域及びドレイン領域とを備えて成
   る電界効果トランジスタにおいて、 ゲート電極幅方向における前記素子形成領域の幅を、ド
   レイン領域側で広くソース領域側で狭くすることを特徴
   とする電界効果トランジスタ。