JPH057003A - 半導体装置 - Google Patents
半導体装置Info
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- JPH057003A JPH057003A JP18153391A JP18153391A JPH057003A JP H057003 A JPH057003 A JP H057003A JP 18153391 A JP18153391 A JP 18153391A JP 18153391 A JP18153391 A JP 18153391A JP H057003 A JPH057003 A JP H057003A
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Abstract
(57)【要約】
【目的】ＭＯＳＦＥＴを構成素子とする半導体装置の集
積度向上に対し、微細加工技術への依存度を軽減し、容
易に集積度を向上させることのできる半導体装置を提供
することを目的とする。 【構成】本発明の半導体装置は、ソース、チャネル領
域、ドレインを基板の厚さ方向に並べて形成した縦型Ｍ
ＯＳＦＥＴを具備し、これにより、素子形成に必要な基
板表面の面積を低減する。又チャネル領域が形成される
半導体は、アモルファスシリコンを再結晶化した多結晶
シリコンか単結晶シリコンとすることが望ましい。縦型
ＭＯＳＦＥＴのソース、ドレインのいずれか一方を基板
に形成することもできる。
積度向上に対し、微細加工技術への依存度を軽減し、容
易に集積度を向上させることのできる半導体装置を提供
することを目的とする。 【構成】本発明の半導体装置は、ソース、チャネル領
域、ドレインを基板の厚さ方向に並べて形成した縦型Ｍ
ＯＳＦＥＴを具備し、これにより、素子形成に必要な基
板表面の面積を低減する。又チャネル領域が形成される
半導体は、アモルファスシリコンを再結晶化した多結晶
シリコンか単結晶シリコンとすることが望ましい。縦型
ＭＯＳＦＥＴのソース、ドレインのいずれか一方を基板
に形成することもできる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路を構成する半
導体素子構造に関するもので、特にＭＯＳＦＥＴの微細
化に影響する基板上に占める面積を小さくして、集積度
の向上を計る半導体装置に係るものである。
導体素子構造に関するもので、特にＭＯＳＦＥＴの微細
化に影響する基板上に占める面積を小さくして、集積度
の向上を計る半導体装置に係るものである。
【０００２】
【従来の技術】図１５は従来のＭＯＳＦＥＴの基本的な
構造を模式的に示す斜視図で、ＮチャネルＭＯＳＦＥＴ
（ＮＭＯＳ）の例である。即ちＰ型Ｓｉ基板４６上に薄
いゲート絶縁膜４２を介してゲート電極４１を設けたい
わゆるＭＯＳキャパシタの両側に、キャリヤの供給源と
なるＮ+ 拡散領域から成るソース４３Ｓと、キャリヤを
取り出すＮ+ 拡散領域から成るドレイン４３Ｄとを配置
したものである。なおソース、ドレインを電気的に外部
に取り出すソース電極、ドレイン電極及び層間絶縁膜の
記載は省略してある。ゲート絶縁膜４２はシリコン酸化
膜、ゲート電極４１は、高濃度に不純物をドープしたポ
リシリコン（多結晶シリコン）やシリサイド等が多く用
いられる。隣接するトランジスタとの分離は厚い酸化膜
で行なうが、これをフィールド酸化膜と呼ぶ。
構造を模式的に示す斜視図で、ＮチャネルＭＯＳＦＥＴ
（ＮＭＯＳ）の例である。即ちＰ型Ｓｉ基板４６上に薄
いゲート絶縁膜４２を介してゲート電極４１を設けたい
わゆるＭＯＳキャパシタの両側に、キャリヤの供給源と
なるＮ+ 拡散領域から成るソース４３Ｓと、キャリヤを
取り出すＮ+ 拡散領域から成るドレイン４３Ｄとを配置
したものである。なおソース、ドレインを電気的に外部
に取り出すソース電極、ドレイン電極及び層間絶縁膜の
記載は省略してある。ゲート絶縁膜４２はシリコン酸化
膜、ゲート電極４１は、高濃度に不純物をドープしたポ
リシリコン（多結晶シリコン）やシリサイド等が多く用
いられる。隣接するトランジスタとの分離は厚い酸化膜
で行なうが、これをフィールド酸化膜と呼ぶ。
【０００３】動作原理は、ゲート電極４１に電圧を印加
し、基板と反対極性の電荷をＳｉ基板表面に誘起し、ソ
ース、ドレイン間に電流経路となるチャネルを形成、ド
レインに与える電圧によって、ソースから注入される電
荷を電流として取り出す。図１５に示すＮＭＯＳの場合
には、ゲート電極４１にしきい値以上のゲート電圧を加
えると、基板表面は反転し、電子の誘起されたＮ型層が
形成される。ドレイン、ソース間の電圧Ｖdsが小さい場
合は、電流はこのＮ型層をソース４３Ｓからドレイン４
３Ｄに流れる。この電流が流れる基板表面の反転層をチ
ャネルまたはチャネル領域４７と呼ぶ。
し、基板と反対極性の電荷をＳｉ基板表面に誘起し、ソ
ース、ドレイン間に電流経路となるチャネルを形成、ド
レインに与える電圧によって、ソースから注入される電
荷を電流として取り出す。図１５に示すＮＭＯＳの場合
には、ゲート電極４１にしきい値以上のゲート電圧を加
えると、基板表面は反転し、電子の誘起されたＮ型層が
形成される。ドレイン、ソース間の電圧Ｖdsが小さい場
合は、電流はこのＮ型層をソース４３Ｓからドレイン４
３Ｄに流れる。この電流が流れる基板表面の反転層をチ
ャネルまたはチャネル領域４７と呼ぶ。
【０００４】図１５に示すＮＭＯＳは、デバイスを構成
するソース４３Ｓ、チャネル領域４７、ドレイン４３Ｄ
がＰ型Ｓｉ基板主表面に平行に並んで形成されている。
このようなＭＯＳＦＥＴを、横型ＭＯＳＦＥＴと呼ぶ。
するソース４３Ｓ、チャネル領域４７、ドレイン４３Ｄ
がＰ型Ｓｉ基板主表面に平行に並んで形成されている。
このようなＭＯＳＦＥＴを、横型ＭＯＳＦＥＴと呼ぶ。
【０００５】このような横型ＭＯＳＦＥＴを含む従来の
集積回路の集積度を上げるために、プロセス技術の対応
としては、デザインを縮小する、あるいはパターニング
の合わせ精度を上げたり、セルフアライメントの技術を
取り入れたりして合わせ余裕を小さくする等、多くの微
細化技術を行なってきた。
集積回路の集積度を上げるために、プロセス技術の対応
としては、デザインを縮小する、あるいはパターニング
の合わせ精度を上げたり、セルフアライメントの技術を
取り入れたりして合わせ余裕を小さくする等、多くの微
細化技術を行なってきた。
【０００６】合わせ精度の向上は、リソグラフィー技術
の著しい進歩が必要であり、特にデザインの縮小につい
ては総合的な微細加工技術の大幅な向上を必要とする。
また安易に素子あるいはコンタクトサイズを縮小するこ
とは、信頼性の低下にもつながり、構造、製造技術にい
っそうの工夫が要求される。
の著しい進歩が必要であり、特にデザインの縮小につい
ては総合的な微細加工技術の大幅な向上を必要とする。
また安易に素子あるいはコンタクトサイズを縮小するこ
とは、信頼性の低下にもつながり、構造、製造技術にい
っそうの工夫が要求される。
【０００７】
【発明が解決しようとする課題】周知のように、半導体
集積回路の集積度の高密度化は日進月歩で、特にＭＯＳ
ＦＥＴを含む集積回路の集積度の向上は著しい。この向
上を続けるためのプロセス技術の対応としては、デバイ
ス寸法の微細化と、その前提となる微細加工技術の大幅
な向上が必要であるが、種々克服しなければならない困
難な問題を含んでいる。他方集積度の向上に対する市場
のニーズは極めて大きく、集積度向上に対する寄与は重
要な課題である。
集積回路の集積度の高密度化は日進月歩で、特にＭＯＳ
ＦＥＴを含む集積回路の集積度の向上は著しい。この向
上を続けるためのプロセス技術の対応としては、デバイ
ス寸法の微細化と、その前提となる微細加工技術の大幅
な向上が必要であるが、種々克服しなければならない困
難な問題を含んでいる。他方集積度の向上に対する市場
のニーズは極めて大きく、集積度向上に対する寄与は重
要な課題である。
【０００８】本発明の目的は、ＭＯＳＦＥＴを構成素子
とする半導体装置の集積度向上に対し、微細加工技術へ
の依存度を軽減し、容易に集積度を向上させることので
きる半導体装置を提供することである。
とする半導体装置の集積度向上に対し、微細加工技術へ
の依存度を軽減し、容易に集積度を向上させることので
きる半導体装置を提供することである。
【０００９】
【課題を解決するための手段と作用】本発明の半導体装
置は、ＭＯＳＦＥＴを構成するソース、チャネル領域、
ドレインを基板の厚さ方向（基板に垂直方向または縦方
向とも呼ぶ）に並べて形成したＭＯＳＦＥＴ（便宜上縦
型ＭＯＳＦＥＴと呼ぶ）を具備することを特徴とするも
のである。即ち従来のＭＯＳＦＥＴは、主構成要素であ
るソース、チャネル、ドレインを基板主面に平行方向に
並べて形成したもの（便宜上横型ＭＯＳＦＥＴと呼ぶ）
であるが、本発明におけるＭＯＳＦＥＴは、ＭＯＳＦＥ
Ｔの拡散層（ドレインまたはソース）上にチャネル領域
があり、チャネル領域上に拡散層（ソースまたはドレイ
ン）が位置する構造をもつものである。
置は、ＭＯＳＦＥＴを構成するソース、チャネル領域、
ドレインを基板の厚さ方向（基板に垂直方向または縦方
向とも呼ぶ）に並べて形成したＭＯＳＦＥＴ（便宜上縦
型ＭＯＳＦＥＴと呼ぶ）を具備することを特徴とするも
のである。即ち従来のＭＯＳＦＥＴは、主構成要素であ
るソース、チャネル、ドレインを基板主面に平行方向に
並べて形成したもの（便宜上横型ＭＯＳＦＥＴと呼ぶ）
であるが、本発明におけるＭＯＳＦＥＴは、ＭＯＳＦＥ
Ｔの拡散層（ドレインまたはソース）上にチャネル領域
があり、チャネル領域上に拡散層（ソースまたはドレイ
ン）が位置する構造をもつものである。
【００１０】請求項１記載の半導体装置において、半導
体基板と縦型ＭＯＳＦＥＴとの配置関係は、（ａ）基板
上に、直接該ＦＥＴを設ける場合、（ｂ）基板上に、絶
縁膜、半導体膜、導体膜またはこれらの積層膜を介して
該ＦＥＴを設ける場合、（ｃ）該ＦＥＴを構成するドレ
イン、ソース、チャネル領域のうち、少なくともいずれ
か１つの構成要素が形成される半導体が、前記基板であ
る場合とに分けられる。上記いずれの場合においても、
縦型ＭＯＳＦＥＴが基板主面上に占める面積（投影面積
の場合を含む）は、従来の横型ＭＯＳＦＥＴの基板主面
上に占める面積に比し、大幅に小さくすることができ、
高集積化が可能である。
体基板と縦型ＭＯＳＦＥＴとの配置関係は、（ａ）基板
上に、直接該ＦＥＴを設ける場合、（ｂ）基板上に、絶
縁膜、半導体膜、導体膜またはこれらの積層膜を介して
該ＦＥＴを設ける場合、（ｃ）該ＦＥＴを構成するドレ
イン、ソース、チャネル領域のうち、少なくともいずれ
か１つの構成要素が形成される半導体が、前記基板であ
る場合とに分けられる。上記いずれの場合においても、
縦型ＭＯＳＦＥＴが基板主面上に占める面積（投影面積
の場合を含む）は、従来の横型ＭＯＳＦＥＴの基板主面
上に占める面積に比し、大幅に小さくすることができ、
高集積化が可能である。
【００１１】請求項２記載の半導体装置におけるＭＯＳ
ＦＥＴは、ＭＯＳＦＥＴを構成するソース、チャネル領
域、ドレインのうちチャネル領域及びソース、ドレイン
のいずれか一方が、基板以外の半導体に形成される場合
である。即ちソースとドレインとのいずれか一方が形成
される半導体が前記基板を構成する半導体の場合で、請
求項１記載の半導体装置の実施態様である。
ＦＥＴは、ＭＯＳＦＥＴを構成するソース、チャネル領
域、ドレインのうちチャネル領域及びソース、ドレイン
のいずれか一方が、基板以外の半導体に形成される場合
である。即ちソースとドレインとのいずれか一方が形成
される半導体が前記基板を構成する半導体の場合で、請
求項１記載の半導体装置の実施態様である。
【００１２】請求項３記載の半導体装置におけるＭＯＳ
ＦＥＴは、そのチャネル領域を形成する半導体が多結晶
シリコンの場合である。一般に多結晶シリコンの粒径は
大きいほど前記ＭＯＳＦＥＴの特性上好ましいので、高
真空低温のＣＶＤ法により、デポさせながら粒径の大き
な多結晶シリコンを形成することが望ましい。
ＦＥＴは、そのチャネル領域を形成する半導体が多結晶
シリコンの場合である。一般に多結晶シリコンの粒径は
大きいほど前記ＭＯＳＦＥＴの特性上好ましいので、高
真空低温のＣＶＤ法により、デポさせながら粒径の大き
な多結晶シリコンを形成することが望ましい。
【００１３】請求項４記載の半導体装置におけるＭＯＳ
ＦＥＴは、請求項３記載のＭＯＳＦＥＴの実施態様で、
そのチャネル領域を形成する半導体が、アモルファスシ
リコンを再結晶化した多結晶シリコンの場合である。即
ち該多結晶シリコンは、ＣＶＤ法によりアモルファスシ
リコンを堆積した後、またはＣＶＤ法により多結晶シリ
コンを堆積し、次にイオン衝撃によりアモルファスシリ
コンとした後、熱処理して多結晶シリコンとする工程に
より形成される。このようにアモルファスシリコンを再
結晶化した多結晶シリコンは、直接ＣＶＤ法により堆積
した多結晶シリコンに比べ、大きな粒径が得られやす
く、相互コンダクタンス等の特性上から望ましい。
ＦＥＴは、請求項３記載のＭＯＳＦＥＴの実施態様で、
そのチャネル領域を形成する半導体が、アモルファスシ
リコンを再結晶化した多結晶シリコンの場合である。即
ち該多結晶シリコンは、ＣＶＤ法によりアモルファスシ
リコンを堆積した後、またはＣＶＤ法により多結晶シリ
コンを堆積し、次にイオン衝撃によりアモルファスシリ
コンとした後、熱処理して多結晶シリコンとする工程に
より形成される。このようにアモルファスシリコンを再
結晶化した多結晶シリコンは、直接ＣＶＤ法により堆積
した多結晶シリコンに比べ、大きな粒径が得られやす
く、相互コンダクタンス等の特性上から望ましい。
【００１４】請求項５記載の半導体装置におけるＭＯＳ
ＦＥＴは、チャネル領域が形成されている半導体が、前
記半導体基板と同一結晶方位を有する単結晶シリコンで
ある、例えばチャネル領域の半導体が、ＣＶＤ法により
基板上に形成されたエピタキシャル層の場合であり、請
求項１または請求項２記載の半導体装置の望ましい実施
態様である。
ＦＥＴは、チャネル領域が形成されている半導体が、前
記半導体基板と同一結晶方位を有する単結晶シリコンで
ある、例えばチャネル領域の半導体が、ＣＶＤ法により
基板上に形成されたエピタキシャル層の場合であり、請
求項１または請求項２記載の半導体装置の望ましい実施
態様である。
【００１５】
【実施例】図１は、本発明における第１の実施例で、請
求項１に係る半導体装置のＭＯＳＦＥＴの基本的な構成
例を模式的に示す斜視図である。同図において、半導体
基板６上にソース、ドレイン、チャネルを形成すべく、
直方体のシリコン柱１１が配置され、シリコン柱１１の
１つの側面の中央部にゲート絶縁膜２とゲート電極１が
配置されている。符号３は、ソースまたはドレインと呼
ばれ、高濃度の不純物拡散層３である。拡散層３をソー
スとドレインとに区別して表わす必要のある場合にはド
レイン３Ｄ、ソース３Ｓと記す。チャネル領域７は、ゲ
ート絶縁膜２を挟んでゲート電極１に対向するシリコン
柱１１の側面及びその近傍に形成される。なおソース、
ドレインに接続する電極膜及び層間絶縁膜の記載は省略
する。
求項１に係る半導体装置のＭＯＳＦＥＴの基本的な構成
例を模式的に示す斜視図である。同図において、半導体
基板６上にソース、ドレイン、チャネルを形成すべく、
直方体のシリコン柱１１が配置され、シリコン柱１１の
１つの側面の中央部にゲート絶縁膜２とゲート電極１が
配置されている。符号３は、ソースまたはドレインと呼
ばれ、高濃度の不純物拡散層３である。拡散層３をソー
スとドレインとに区別して表わす必要のある場合にはド
レイン３Ｄ、ソース３Ｓと記す。チャネル領域７は、ゲ
ート絶縁膜２を挟んでゲート電極１に対向するシリコン
柱１１の側面及びその近傍に形成される。なおソース、
ドレインに接続する電極膜及び層間絶縁膜の記載は省略
する。
【００１６】図１に示すＭＯＳＦＥＴは、半導体基板６
の主面に連接して、ソース、ドレイン３及びチャネル領
域７が、基板６の厚さ方向に並んで形成されている。
の主面に連接して、ソース、ドレイン３及びチャネル領
域７が、基板６の厚さ方向に並んで形成されている。
【００１７】図２ないし図４は前記第１実施例のＭＯＳ
ＦＥＴの変形例である。図２のＭＯＳＦＥＴは、ゲート
絶縁膜２及びゲート電極１がシリコン柱１１の各側面の
中央に配置され、直方体のシリコン柱１１を取り囲むよ
うに形成されている。これによりチャネル幅は、図１の
ＭＯＳＦＥＴのチャネル幅に比し約４倍となる。なお半
導体基板６の記載を省略する。
ＦＥＴの変形例である。図２のＭＯＳＦＥＴは、ゲート
絶縁膜２及びゲート電極１がシリコン柱１１の各側面の
中央に配置され、直方体のシリコン柱１１を取り囲むよ
うに形成されている。これによりチャネル幅は、図１の
ＭＯＳＦＥＴのチャネル幅に比し約４倍となる。なお半
導体基板６の記載を省略する。
【００１８】図２の例ではＭＯＳキャパシタが４側面に
形成されているが、３側面であっても差支えなく、また
シリコン柱１１の形状は直方体となっているが、柱状で
あれば、断面形状は特に限定されない。また基板上に形
成されるシリコン柱はエピタキシャル成長させた単結晶
シリコンでも、ＣＶＤ法により形成した多結晶シリコン
でも、アモルファスシリコンを再結晶化した多結晶シリ
コンでも、いずれでもよい。
形成されているが、３側面であっても差支えなく、また
シリコン柱１１の形状は直方体となっているが、柱状で
あれば、断面形状は特に限定されない。また基板上に形
成されるシリコン柱はエピタキシャル成長させた単結晶
シリコンでも、ＣＶＤ法により形成した多結晶シリコン
でも、アモルファスシリコンを再結晶化した多結晶シリ
コンでも、いずれでもよい。
【００１９】図３に示すＭＯＳＦＥＴは、図１で示した
ＭＯＳＦＥＴ２個を単一のゲート電極１で接続させた例
である。また図４に示すＭＯＳＦＥＴは、図２で示した
ＭＯＳＦＥＴ２個を単一のゲート電極で接続させた例で
ある。この例では、基板に近い（下方の）ゲート電極端
部で接続しているが、必ずしもその必要はなく、どこで
接続しても構わない。このように接続すれば複数のＭＯ
ＳＦＥＴに対し、いくつでも接続できる。
ＭＯＳＦＥＴ２個を単一のゲート電極１で接続させた例
である。また図４に示すＭＯＳＦＥＴは、図２で示した
ＭＯＳＦＥＴ２個を単一のゲート電極で接続させた例で
ある。この例では、基板に近い（下方の）ゲート電極端
部で接続しているが、必ずしもその必要はなく、どこで
接続しても構わない。このように接続すれば複数のＭＯ
ＳＦＥＴに対し、いくつでも接続できる。
【００２０】従来の横型ＭＯＳＦＥＴで、チャネル幅を
例えば２倍にするためには、約２倍の基板主面上の面積
を必要とするのに対し、上記実施例の縦型ＭＯＳＦＥＴ
では、シリコン柱の側面に形成されるＭＯＳキャパシタ
の面積を増加すればよく、必要とする基板主面上の面積
増加は少なく、高集積度化に有利である。
例えば２倍にするためには、約２倍の基板主面上の面積
を必要とするのに対し、上記実施例の縦型ＭＯＳＦＥＴ
では、シリコン柱の側面に形成されるＭＯＳキャパシタ
の面積を増加すればよく、必要とする基板主面上の面積
増加は少なく、高集積度化に有利である。
【００２１】図５は、本発明における第２の実施例で、
請求項２及び請求項４に係るＭＯＳＦＥＴの基本的な構
成例を模式的に示す断面図である。同図においてＰ型基
板６の表面層にソース（ドレイン）のＮ+ 拡散層３が形
成されている。Ｎ+ 拡散層上に、アモルファスシリコン
を再結晶化した多結晶シリコン柱１１が堆積され、多結
晶シリコン柱１１の側面を取り囲んでゲート酸化膜２及
びゲート電極１が配置され、チャネル領域７が形成され
る。多結晶シリコン柱１１の頂面に連接して、ドレイン
（ソース）となるＮ+ 多結晶シリコン層３が形成され、
この多結晶シリコン層３は、層間絶縁膜（ＳｉＯ2 ）１
４上に延在し、ドレインまたはソース電極配線を形成す
る。図５より明らかなようにこのＭＯＳＦＥＴは、基板
６の表面層に形成されたソース（ドレイン）Ｎ+ 拡散層
３上に、チャネル領域７及びドレイン（ソース）Ｎ+ 多
結晶シリコン層３が基板６の厚さ方向に並んで形成さ
れ、必要とする基板主面上の面積は、横型ＭＯＳＦＥＴ
に比べ小さくできる。
請求項２及び請求項４に係るＭＯＳＦＥＴの基本的な構
成例を模式的に示す断面図である。同図においてＰ型基
板６の表面層にソース（ドレイン）のＮ+ 拡散層３が形
成されている。Ｎ+ 拡散層上に、アモルファスシリコン
を再結晶化した多結晶シリコン柱１１が堆積され、多結
晶シリコン柱１１の側面を取り囲んでゲート酸化膜２及
びゲート電極１が配置され、チャネル領域７が形成され
る。多結晶シリコン柱１１の頂面に連接して、ドレイン
（ソース）となるＮ+ 多結晶シリコン層３が形成され、
この多結晶シリコン層３は、層間絶縁膜（ＳｉＯ2 ）１
４上に延在し、ドレインまたはソース電極配線を形成す
る。図５より明らかなようにこのＭＯＳＦＥＴは、基板
６の表面層に形成されたソース（ドレイン）Ｎ+ 拡散層
３上に、チャネル領域７及びドレイン（ソース）Ｎ+ 多
結晶シリコン層３が基板６の厚さ方向に並んで形成さ
れ、必要とする基板主面上の面積は、横型ＭＯＳＦＥＴ
に比べ小さくできる。
【００２２】次に図５に示すＭＯＳＦＥＴの製造方法の
一実施例について図６ないし図１１を参照して説明す
る。
一実施例について図６ないし図１１を参照して説明す
る。
【００２３】Ｐ型シリコン基板６の表面層に高濃度のＮ
+ 型拡散層３を形成し、基板６上にシリコン酸化膜（Ｓ
ｉＯ2 ）８及びシリコン窒化膜（Ｓｉ3 Ｎ4 ）９を形成
する（図６（ａ））。次にシリコン窒化膜９上にＣＶＤ
法によりシリコン酸化膜１０を堆積した後、レジストを
マスクにして、ＲＩＥ（Reactive Ion Etching）によ
り、シリコン酸化膜１０、シリコン窒化膜９及びシリコ
ン酸化膜８をエッチングし、Ｎ+ 拡散層に達するホール
１１ａ（深さ約1.5 μｍ、断面 1μｍ× 1μｍ）を形成
する（図６（ｂ））。
+ 型拡散層３を形成し、基板６上にシリコン酸化膜（Ｓ
ｉＯ2 ）８及びシリコン窒化膜（Ｓｉ3 Ｎ4 ）９を形成
する（図６（ａ））。次にシリコン窒化膜９上にＣＶＤ
法によりシリコン酸化膜１０を堆積した後、レジストを
マスクにして、ＲＩＥ（Reactive Ion Etching）によ
り、シリコン酸化膜１０、シリコン窒化膜９及びシリコ
ン酸化膜８をエッチングし、Ｎ+ 拡散層に達するホール
１１ａ（深さ約1.5 μｍ、断面 1μｍ× 1μｍ）を形成
する（図６（ｂ））。
【００２４】次にチャネル領域となる多結晶シリコン膜
を形成するため、ＬＰＣＶＤ法によりアモルファスシリ
コンをホール１１ａが完全に埋まるまで堆積した後、温
度約６００℃程度でアニールを施し再結晶化して多結晶
シリコンとした後、ＲＩＥにてホールの高さまでエッチ
バックして多結晶シリコン柱１１を形成する（図７
（ａ））。次にフッカアンモニウム水溶液にてシリコン
窒化膜９上のシリコン酸化膜１０を除去する（図７
（ｂ））。
を形成するため、ＬＰＣＶＤ法によりアモルファスシリ
コンをホール１１ａが完全に埋まるまで堆積した後、温
度約６００℃程度でアニールを施し再結晶化して多結晶
シリコンとした後、ＲＩＥにてホールの高さまでエッチ
バックして多結晶シリコン柱１１を形成する（図７
（ａ））。次にフッカアンモニウム水溶液にてシリコン
窒化膜９上のシリコン酸化膜１０を除去する（図７
（ｂ））。
【００２５】次にシリコン柱１１にゲート絶縁膜となる
シリコン酸化膜（厚さ約50ｎｍ程度）２を形成した後、
ゲート電極１となる多結晶シリコン膜（厚さ約0.3 μ
ｍ）を堆積する（図８（ａ））。次にＣＶＤ法により全
面にシリコン酸化膜を堆積し、ＲＩＥにてエッチバック
し、シリコン柱１１の周囲の側壁のみにシリコン酸化膜
１２を残す（図８（ｂ））。
シリコン酸化膜（厚さ約50ｎｍ程度）２を形成した後、
ゲート電極１となる多結晶シリコン膜（厚さ約0.3 μ
ｍ）を堆積する（図８（ａ））。次にＣＶＤ法により全
面にシリコン酸化膜を堆積し、ＲＩＥにてエッチバック
し、シリコン柱１１の周囲の側壁のみにシリコン酸化膜
１２を残す（図８（ｂ））。
【００２６】次にレジスト１３をマスクにして、シリコ
ン柱１１の上部及びシリコン柱以外の多結晶シリコン膜
を部分的にエッチングする（図９）。さらにレジスト１
３を剥離し、シリコン酸化膜１４を堆積する（図１０
（ａ））。次にレジストをマスクに、ＲＩＥにて酸化膜
１４及び２をエッチングして、シリコン柱１１の頂面に
達するコンタクトホール１１ｂを開口する（図１０
（ｂ））。
ン柱１１の上部及びシリコン柱以外の多結晶シリコン膜
を部分的にエッチングする（図９）。さらにレジスト１
３を剥離し、シリコン酸化膜１４を堆積する（図１０
（ａ））。次にレジストをマスクに、ＲＩＥにて酸化膜
１４及び２をエッチングして、シリコン柱１１の頂面に
達するコンタクトホール１１ｂを開口する（図１０
（ｂ））。
【００２７】その後、コンタクトホール１１ｂを含み、
全面に多結晶シリコン１５を堆積し、高濃度のＮ型不純
物を拡散し、シリコン柱１１の上部にドレイン（ソー
ス）となるＮ+ 拡散層３を形成し、さらにレジストをマ
スクに多結晶シリコン膜をエッチングして電極配線１５
を形成する（図１１）。
全面に多結晶シリコン１５を堆積し、高濃度のＮ型不純
物を拡散し、シリコン柱１１の上部にドレイン（ソー
ス）となるＮ+ 拡散層３を形成し、さらにレジストをマ
スクに多結晶シリコン膜をエッチングして電極配線１５
を形成する（図１１）。
【００２８】図１２は本発明の第３の実施例であって、
請求項１記載の縦型ＭＯＳＦＥＴが、基板との間に絶縁
物層及び導電層を挟んで形成された例を示す断面図であ
る。またこの実施例は従来のＭＯＳＦＥＴを組み合わせ
た複合デバイスに対し、本発明を適用した応用例を示す
ものである。図１３は、従来の２つのＭＯＳＦＥＴを組
み合わせた複合デバイスの断面図、図１４はその電気等
価回路図である。
請求項１記載の縦型ＭＯＳＦＥＴが、基板との間に絶縁
物層及び導電層を挟んで形成された例を示す断面図であ
る。またこの実施例は従来のＭＯＳＦＥＴを組み合わせ
た複合デバイスに対し、本発明を適用した応用例を示す
ものである。図１３は、従来の２つのＭＯＳＦＥＴを組
み合わせた複合デバイスの断面図、図１４はその電気等
価回路図である。
【００２９】図１３において、Ｐ型シリコン基板６に２
つの従来技術による横型ＮチャネルＭＯＳＦＥＴ２０Ａ
及び２０Ｂが形成されている。同図のＭＯＳＦＥＴ２０
Ａは、チャネルの長さ方向に垂直な断面、ＭＯＳＦＥＴ
２０Ｂはチャネルの長さ方向の断面を示している。ＭＯ
ＳＦＥＴ２０Ｂを構成するドレイン３Ｄ、チャネル領域
７、ソース３Ｓは、この順に並んで基板の表面層に形成
されている。またＭＯＳＦＥＴ２０Ａは、フィールド酸
化膜５によって素子間分離され、図示してないが、紙面
に垂直方向の表面層にドレイン、チャネル領域７、ソー
スの順に並んで形成される。ＭＯＳＦＥＴ２０Ｂのソー
ス３ＳとＭＯＳＦＥＴ２０Ａのゲート電極１は、延在す
るゲート電極膜１により接続される。符号４はドレイン
３Ｄとオーム接触をするメタル電極である。
つの従来技術による横型ＮチャネルＭＯＳＦＥＴ２０Ａ
及び２０Ｂが形成されている。同図のＭＯＳＦＥＴ２０
Ａは、チャネルの長さ方向に垂直な断面、ＭＯＳＦＥＴ
２０Ｂはチャネルの長さ方向の断面を示している。ＭＯ
ＳＦＥＴ２０Ｂを構成するドレイン３Ｄ、チャネル領域
７、ソース３Ｓは、この順に並んで基板の表面層に形成
されている。またＭＯＳＦＥＴ２０Ａは、フィールド酸
化膜５によって素子間分離され、図示してないが、紙面
に垂直方向の表面層にドレイン、チャネル領域７、ソー
スの順に並んで形成される。ＭＯＳＦＥＴ２０Ｂのソー
ス３ＳとＭＯＳＦＥＴ２０Ａのゲート電極１は、延在す
るゲート電極膜１により接続される。符号４はドレイン
３Ｄとオーム接触をするメタル電極である。
【００３０】図１４は、上記複合デバイスの電気等価回
路図である。同図において、Ｄ、Ｓ、Ｇはそれぞれドレ
イン、ソース、ゲートの各電極符号で、添字のＡ及びＢ
はそれぞれＭＯＳＦＥＴ２０Ａ及び２０Ｂに係ることを
示す。ゲート電極ＧB に駆動信号を与えることにより、
ＭＯＳＦＥＴ２０Ｂのゲートを開け、ドレイン電極４に
接続される電位ＶDDB を、次段のＭＯＳＦＥＴ２０Ａの
ゲート電極ＧA に与え、ＭＯＳＦＥＴ２０Ａのゲートを
開ける回路である。
路図である。同図において、Ｄ、Ｓ、Ｇはそれぞれドレ
イン、ソース、ゲートの各電極符号で、添字のＡ及びＢ
はそれぞれＭＯＳＦＥＴ２０Ａ及び２０Ｂに係ることを
示す。ゲート電極ＧB に駆動信号を与えることにより、
ＭＯＳＦＥＴ２０Ｂのゲートを開け、ドレイン電極４に
接続される電位ＶDDB を、次段のＭＯＳＦＥＴ２０Ａの
ゲート電極ＧA に与え、ＭＯＳＦＥＴ２０Ａのゲートを
開ける回路である。
【００３１】図１２は、図１４と同様の回路を、本発明
を適用して構成した複合デバイスの断面図である。Ｐ型
基板６の表面層に従来技術による横型ＭＯＳＦＥＴ３０
Ａが設けられる。ＭＯＳＦＥＴ３０Ｂは、基板６との間
に、フィールド酸化膜５及びフィールド酸化膜５上に延
在するゲート電極配線膜１を挟んで形成される。即ちゲ
ート電極配線膜１とオーム接触するソース３Ｓ、チャネ
ル領域７及びドレイン３Ｄが、この順に基板の厚さ方向
に並んで形成される。
を適用して構成した複合デバイスの断面図である。Ｐ型
基板６の表面層に従来技術による横型ＭＯＳＦＥＴ３０
Ａが設けられる。ＭＯＳＦＥＴ３０Ｂは、基板６との間
に、フィールド酸化膜５及びフィールド酸化膜５上に延
在するゲート電極配線膜１を挟んで形成される。即ちゲ
ート電極配線膜１とオーム接触するソース３Ｓ、チャネ
ル領域７及びドレイン３Ｄが、この順に基板の厚さ方向
に並んで形成される。
【００３２】図１２に示す横型ＭＯＳＦＥＴ３０Ａと本
発明による縦型ＭＯＳＦＥＴ３０Ｂとを組み合わせたデ
バイスと、図１３に示す従来の横型ＭＯＳＦＥＴ２０Ａ
と２０Ｂとを組み合わせたデバイスとのそれぞれの所要
基板表面積を、同一の微細加工技術水準で比較すると、
本発明を用いた図１２のデバイスの方が、ほぼ半分の面
積で構成することができる。
発明による縦型ＭＯＳＦＥＴ３０Ｂとを組み合わせたデ
バイスと、図１３に示す従来の横型ＭＯＳＦＥＴ２０Ａ
と２０Ｂとを組み合わせたデバイスとのそれぞれの所要
基板表面積を、同一の微細加工技術水準で比較すると、
本発明を用いた図１２のデバイスの方が、ほぼ半分の面
積で構成することができる。
【００３３】本発明の他の応用例として、横型ＭＯＳＦ
ＥＴと、これに積層する縦型ＭＯＳＦＥＴとのそれぞれ
のチャネル領域を互いに異なる導電型とすることによ
り、ウェル領域を不必要とするＣＭＯＳＦＥＴの形成も
可能である。
ＥＴと、これに積層する縦型ＭＯＳＦＥＴとのそれぞれ
のチャネル領域を互いに異なる導電型とすることによ
り、ウェル領域を不必要とするＣＭＯＳＦＥＴの形成も
可能である。
【００３４】また前記図１ないし図４に示すゲート電極
接続の変形例は、所望により第２実施例及び第３実施例
の縦型ＭＯＳＦＥＴのゲート電極に対しても適用できる
ことは勿論である。
接続の変形例は、所望により第２実施例及び第３実施例
の縦型ＭＯＳＦＥＴのゲート電極に対しても適用できる
ことは勿論である。
【００３５】
【発明の効果】これまで詳述したように、ＭＯＳＦＥＴ
を構成素子とする半導体装置の集積度向上に対し、本発
明においては縦型ＭＯＳＦＥＴを設けるようにしたこと
により、微細加工技術への依存度を軽減し、容易に集積
度を向上できる半導体装置を提供することができた。
を構成素子とする半導体装置の集積度向上に対し、本発
明においては縦型ＭＯＳＦＥＴを設けるようにしたこと
により、微細加工技術への依存度を軽減し、容易に集積
度を向上できる半導体装置を提供することができた。
【図１】本発明の半導体装置におけるＭＯＳＦＥＴの第
１の実施例を示す斜視図である。
１の実施例を示す斜視図である。
【図２】第１実施例のＭＯＳＦＥＴの変形例を示す斜視
図である。
図である。
【図３】第１実施例のＭＯＳＦＥＴの他の変形例を示す
斜視図である。
斜視図である。
【図４】第１実施例のＭＯＳＦＥＴの他の変形例を示す
斜視図である。
斜視図である。
【図５】本発明の半導体装置におけるＭＯＳＦＥＴの第
２の実施例を示す断面図である。
２の実施例を示す断面図である。
【図６】第２実施例のＭＯＳＦＥＴの製造方法の第１及
び第２工程を説明するための断面図である。
び第２工程を説明するための断面図である。
【図７】第２実施例のＭＯＳＦＥＴの製造方法の第３及
び第４工程を説明するための断面図である。
び第４工程を説明するための断面図である。
【図８】第２実施例のＭＯＳＦＥＴの製造方法の第５、
第６工程を説明するための断面図である。
第６工程を説明するための断面図である。
【図９】第２実施例のＭＯＳＦＥＴの製造方法の第７工
程を説明するための断面図である。
程を説明するための断面図である。
【図１０】第２実施例のＭＯＳＦＥＴの製造方法の第
８、第９工程を説明するための断面図である。
８、第９工程を説明するための断面図である。
【図１１】第２実施例のＭＯＳＦＥＴの製造方法の第１
０工程を説明するための断面図である。
０工程を説明するための断面図である。
【図１２】本発明の半導体装置の第３の実施例を示す断
面図である。
面図である。
【図１３】第３実施例の半導体装置と等しい動作をする
従来の半導体装置の断面図である。
従来の半導体装置の断面図である。
【図１４】第３実施例または図１３に示す半導体装置の
電気等価回路図である。
電気等価回路図である。
【図１５】従来の半導体装置におけるＭＯＳＦＥＴの斜
視図である。
視図である。
１ ゲート電極
２ ゲート絶縁膜またはゲート酸化膜
３ ソースまたはドレイン（Ｎ+ 拡散層）
３Ｄ ドレイン
３Ｓ ソース
４ メタル電極
５ フィールド絶縁膜
６ 半導体基板
７ チャネル領域
８ シリコン酸化膜
９ シリコン窒化膜
１０，１２ シリコン酸化膜
１１ シリコン柱
１３ レジスト
１４ シリコン酸化膜
１５ 多結晶シリコン膜
２０Ａ 横型ＭＯＳＦＥＴ
２０Ｂ 横型ＭＯＳＦＥＴ
３０Ａ 横型ＭＯＳＦＥＴ
３０Ｂ 縦型ＭＯＳＦＥＴ
Claims (5)
- 【請求項１】半導体基板と、ＭＯＳＦＥＴを構成するソ
ース、チャネル領域、ドレインが前記基板の厚さ方向に
並んで形成されているＭＯＳＦＥＴとを、具備すること
を特徴とする半導体装置。 - 【請求項２】前記ＭＯＳＦＥＴのチャネル領域及びソー
ス、ドレインのいずれか一方が前記半導体基板以外の半
導体に形成されている請求項１記載の半導体装置。 - 【請求項３】前記ＭＯＳＦＥＴのチャネル領域が形成さ
れている半導体が、多結晶シリコンである請求項１また
は請求項２記載の半導体装置。 - 【請求項４】前記ＭＯＳＦＥＴのチャネル領域が形成さ
れている半導体が、アモルファスシリコンを再結晶化し
た多結晶シリコンである請求項３記載の半導体装置。 - 【請求項５】前記ＭＯＳＦＥＴのチャネル領域が形成さ
れている半導体が、前記半導体基板と同一結晶方位を有
する単結晶シリコンである請求項１または請求項２記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18153391A JPH057003A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18153391A JPH057003A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH057003A true JPH057003A (ja) | 1993-01-14 |
Family
ID=16102441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18153391A Pending JPH057003A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057003A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342288B1 (ko) * | 1999-02-10 | 2002-07-02 | 포만 제프리 엘 | 금속 산화물 반도체 장치 및 캐패시터와 그의 제조 방법 |
| JP2004356314A (ja) * | 2003-05-28 | 2004-12-16 | Fujio Masuoka | 半導体装置 |
| JP2006261421A (ja) * | 2005-03-17 | 2006-09-28 | Toshiba Corp | 半導体装置 |
-
1991
- 1991-06-27 JP JP18153391A patent/JPH057003A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342288B1 (ko) * | 1999-02-10 | 2002-07-02 | 포만 제프리 엘 | 금속 산화물 반도체 장치 및 캐패시터와 그의 제조 방법 |
| JP2004356314A (ja) * | 2003-05-28 | 2004-12-16 | Fujio Masuoka | 半導体装置 |
| JP2006261421A (ja) * | 2005-03-17 | 2006-09-28 | Toshiba Corp | 半導体装置 |
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