JP2003086795A - 半導体装置およびその製造方法と集積回路と半導体システム - Google Patents

半導体装置およびその製造方法と集積回路と半導体システム

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JP2003086795A JP2001274922A JP2001274922A JP2003086795A JP 2003086795 A JP2003086795 A JP 2003086795A JP 2001274922 A JP2001274922 A JP 2001274922A JP 2001274922 A JP2001274922 A JP 2001274922A JP 2003086795 A JP2003086795 A JP 2003086795A
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Abstract

(57)【要約】 【課題】 占有面積の低減とゲート幅の確保を簡単な方
法を用いて実現でき、さらには、ホトリソグラフィーの
能力で決定される最小加工寸法によらず微細化を可能と
することができる半導体装置およびその製造方法を提供
する。 【解決手段】 この半導体装置では、第１導電型のソー
ス領域３０１およびドレイン領域４０１と、第２導電型
のチャネル領域５０１と、ゲート電極領域２０１,２０
２とが、単結晶半導体基板の表面に平行な面１０１内に
並存している。すなわち、ソース領域,ドレイン領域,チ
ャネル領域およびゲート電極領域は、面１０１に交差す
る方向へ延在している。したがって、横型ＭＯＳトラン
ジスタに比べて、半導体基板の平面１００上の占有面積
を減少させることが可能になる上に、チャネル領域５０
１のチャネル幅を、平行な面１０１に交差する方向へ増
大させて行っても、半導体基板表面上での占有面積を一
定にできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、たとえば、埋め
込み型ＭＯＳトランジスタ等の半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】トランジスタ微細化の試みの一つとし
て、ＳＧＴ(Ｓurroununding Ｇate Ｔransistor)が知ら
れている。そのＳＧＴの構造を、図１６に示す。この図
１６は、縦型トランジスタを示し、ゲート電極２０とゲ
ート絶縁膜６０からなるゲート領域を縦方向に配設する
ことによって、占有面積の縮小が期待できる。
【０００３】この縦型トランジスタでは、基板表面１０
に対し、シリコン柱５０が垂直に配置され、このシリコ
ン柱５０を囲むように、ゲート絶縁膜６０とゲート電極
２０が配置されている。したがって、チャネル電流の流
れる方向は基板表面に垂直方向であり、ソースドレイン
領域３０はシリコン柱５０の上下に配置されている。
【０００４】したがって、シリコン柱５０の長さがゲー
ト長Ｌとなり、シリコン柱５０の断面周囲長がゲート幅
Ｗで決定される。このＳＧＴ構造を用いることで、横型
ＭＯＳトランジスタに比べて、平面上の占有面積が減少
する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の構造では、微細化を進めて行くと、ゲート幅Ｗが減
少してしまい、その結果、十分なチャネル電流が確保で
きなくなる。すなわち、微細化が、かえってトランジス
タの高速化の阻害要因となるという重大な欠点を有する
といった問題があった。
【０００６】また、その他の方法として、多層配線のよ
うに、基板上の１層目のトランジスタの上に、さらに、
トランジスタを形成する層を設けて、多層構造にするこ
とによって、実質的に基板表面に対する占有面積を減少
させる方法なども提案されている。
【０００７】しかしながら、チャネル部等を単結晶にす
るために、エピタキシャル法を用いる必要があり、工程
が増大し、複雑で生産性に劣るといった欠点を有すると
いう問題があった。
【０００８】そこで、この発明は、上記問題を考慮して
なされたもので、その目的は、占有面積の低減とゲート
幅の確保を簡単な方法を用いて実現でき、さらには、ホ
トリソグラフィーの能力で決定される最小加工寸法によ
らず微細化を可能とすることができる半導体装置および
その製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体装置は、互いに接することなく形
成された第１導電型のソース領域およびドレイン領域
と、ゲート電極とゲート絶縁膜からなるゲート電極領域
と、第２導電型のチャネル領域とを有する単結晶半導体
基板を備え、上記ソース領域およびドレイン領域と接す
るように、上記ソース領域とドレイン領域との間に形成
された第２導電型のチャネル領域が、上記ゲート絶縁膜
を介して、上記ゲート電極と対向しており、上記第１導
電型のソース領域およびドレイン領域と、上記第２導電
型のチャネル領域と、上記ゲート電極領域とが、上記単
結晶半導体基板の表面に平行な面内にあることを特徴と
している。
【００１０】この発明の半導体装置では、上記第１導電
型のソース領域およびドレイン領域と、上記第２導電型
のチャネル領域と、上記ゲート電極領域とが、上記単結
晶半導体基板の表面に平行な面内に並存している。すな
わち、上記ソース領域,ドレイン領域,チャネル領域およ
びゲート電極領域は、上記平行な面に交差する方向へ延
在している。
【００１１】したがって、この半導体装置によれば、横
型ＭＯＳトランジスタに比べて、上記半導体基板の平面
上の占有面積を減少させることが可能になる。その上、
上記チャネル領域のチャネル幅を、上記平行な面に交差
する方向へ増大させて行っても、半導体基板表面上での
占有面積を一定にすることができる。
【００１２】また、この半導体装置では、微細化を進め
ていっても、ゲート幅Ｗを、自由に設定することができ
る。このため、ＳＧＴに代表される従来型の縦型トラン
ジスタのように、微細化を進めていくとゲート幅Ｗが必
然的に減少してしまうという不具合が発生しない。した
がって、十分なチャネル電流を確保でき、微細化に起因
してトランジスタの高速化が阻害されるという従来の欠
点を解消でき、高速性を確保することができる。
【００１３】また、一実施形態の半導体装置は、互いに
接することなく形成された第１導電型のソース領域およ
びドレイン領域と、互いに接することなく形成された第
１,第２の２つのゲート電極領域と、第２導電型のチャ
ネル領域とを有する単結晶半導体基板を備え、上記２つ
のゲート電極領域は、それぞれ、ゲート電極とゲート絶
縁膜からなり、上記第２導電型のチャネル領域は、上記
ソース領域およびドレイン領域と接するように、上記ソ
ース領域とドレイン領域との間に形成され、上記ゲート
絶縁膜を介して、上記２つのゲート電極領域と接してお
り、上記２つのゲート電極領域は、互いに上記チャネル
領域を挟んで対向しており、上記第１導電型のソース領
域およびドレイン領域と、上記第２導電型のチャネル領
域と、上記２つのゲート電極領域とが、上記単結晶半導
体基板の表面に平行な面内にある。
【００１４】この実施形態の半導体装置では、上記第１
導電型のソース領域およびドレイン領域と、上記第２導
電型のチャネル領域と、上記２つのゲート電極領域と
が、上記単結晶半導体基板の表面に平行な面内に並存し
ている。
【００１５】したがって、この半導体装置によれば、横
型ＭＯＳトランジスタに比べて、上記単結晶半導体基板
の表面に平行な面上の占有面積を減少させることが可能
となる。その上、チャネル幅を増大させていっても、上
記半導体基板の表面に対する占有面積を一定にすること
ができる。
【００１６】また、微細化を進めていっても、ゲート幅
を自由に設定することができるので、ＳＧＴに代表され
る従来型の縦型トランジスタとは異なり、微細化を進め
ていくとゲート幅が必然的に減少してしまうという欠点
を解消できる。このため、十分なチャネル電流を確保で
き、微細化がかえってトランジスタの高速化の阻害要因
となるという欠点もなくなって、高速性を確保できる。
【００１７】また、２つのゲート電極を有するので、１
つのゲート電極を有する場合に比べて、ほぼ２倍の能力
を有し、かつ、占有面積を２倍未満に抑えることができ
る。
【００１８】また、ダブルゲート構造を有するので、チ
ャネルをオン(ＯＮ)にするときに、一方のゲート電極に
電圧を印加するのと同時に、他方のゲート電極にも同じ
極性の電圧を印加することによって、チャネル領域の空
乏化を助けて、チャネル領域に対するドレイン電圧の影
響を低減できる。これにより、一層、短チャネル効果を
抑制できる。
【００１９】また、他方のゲート電極に電圧を印加させ
ることにより、チャネル領域の電位を上昇させることが
できるので、実質的にトランジスタがオンのときにの
み、閾値電圧Ｖthを低下させることが可能になる。これ
により、ゲート電圧Ｖgから上記閾値電圧Ｖthを減算し
たドレイン飽和電圧Ｖd(≒Ｖg−Ｖth)を上昇させ、ま
た、実効移動度を上昇させることができるので、チャネ
ル電流が増加して高速動作を図れる。
【００２０】また、一実施形態の半導体装置は、上記の
半導体装置において、上記単結晶半導体基板は、ＳＯＩ
(シリコン・オン・インシュレータ)基板であることを特
徴としている。
【００２１】この実施形態の半導体装置では、上記単結
晶半導体基板は、ＳＯＩ基板である。一般に、半導体基
板表面から上記ＳＯＩ基板の絶縁層までの深さは、半導
体基板内で一定である。
【００２２】したがって、この半導体装置によれば、Ｓ
ＯＩ基板の表面からのソースドレイン領域およびゲート
領域の深さを、上記ＳＯＩ基板の表面から上記ＳＯＩ基
板の絶縁層までの深さに、精度よく容易に揃えることが
できる。すなわち、製造時において、ソースドレイン領
域およびゲート領域を形成するに際し、半導体と絶縁体
との選択性があるエッチングを用いて、上記各領域に対
応する開口部をＳＯＩ基板に形成すればよい。
【００２３】したがって、この半導体装置によれば、ゲ
ート幅を精度よく揃えることができ、従来のトランジス
タでのフォト条件やエッチング条件によるゲート幅の製
造ばらつきに比べて、格段に製造ばらつきの少ない半導
体装置を実現できる。
【００２４】また、この半導体装置によれば、チャネル
領域は、ソースドレイン領域を経由する部分を除いて、
ＳＯＩ基板に対して、電気的に分離できる。したがっ
て、ゲート電圧によってチャネル領域をより完全に制御
することができる。
【００２５】したがって、この半導体装置によれば、ド
レイン電圧がチャネル部へ及ぼす影響が、さらに少なく
なって、短チャネル効果を抑制できるとともに、ゲート
電圧の印加に伴うチャネル領域の電位の上昇も効果的に
なされる。したがって、閾値電圧の減少も効果的に起こ
る。この結果、さらなる高速動作が可能となる。
【００２６】また、一実施形態の半導体装置は、上記の
半導体装置において、上記ゲート電極が、上記ゲート絶
縁膜を介して、上記チャネル領域に対向する面が、上記
単結晶半導体基板の［１１１］面に平行あるいは略平行
である。
【００２７】この実施形態では、上記ゲート電極領域
が、上記ゲート絶縁膜を介して、上記チャネル領域に対
向する面が、上記単結晶半導体基板の［１１１］面に平
行あるいは略平行である。ここで、「略平行」とは、製
造誤差、ばらつきの範囲内で平行であることをいう。
【００２８】上記半導体装置によれば、上記ゲート電極
領域のゲート絶縁膜と上記チャネル領域との界面が［１
１１］面となる。したがって、ゲート電極領域となる開
口部を形成するための工程において、上記基板表面に対
して垂直に開口部を形成し易く、上記界面の状態も平坦
化されやすい。したがって、ゲート幅の誤差やばらつき
を抑制することができ、また、上記界面のラフネスによ
る移動度の低下を防止できる。
【００２９】また、上記半導体装置によれば、ゲート電
極領域を２つ有するダブルゲート構造においては、２つ
のゲート電極領域の間の間隔Ｄを上記基板表面側から上
記基板内部側にかけて一定にすることが容易となる。し
たがって、性能の劣化やばらつきを抑制できる。
【００３０】また、一実施形態の半導体装置は、上記の
半導体装置において、上記ゲート電極が、上記ゲート絶
縁膜を介して、上記チャネル領域に対向する面が、上記
単結晶半導体基板の［１００］面に垂直あるいは略垂直
である。
【００３１】この実施形態では、上記ゲート電極が、上
記ゲート絶縁膜を介して、上記チャネル領域に対向する
面が、上記単結晶半導体基板の［１００］面に垂直ある
いは略垂直である。
【００３２】上記半導体装置によると、チャネル電流が
流れる方向が［１００］方向となるので、電子の移動度
が大きくなり、界面準位密度も低くなる。したがって、
高移動度が可能となる。
【００３３】なお、言うまでもないが、上記［１００］
面と［０１０］面、［００１］面等は等価であり、上記
［１１１］面と［１−１１］面なども等価である。
【００３４】また、一実施形態の半導体装置は、上記の
半導体装置において、さらに、第３のゲート電極を有し
ており、上記第３のゲート電極は、ゲート絶縁膜を介し
て、上記チャネル領域に対向しており、上記第３のゲー
ト電極と上記チャネル領域は、上記単結晶半導体基板の
表面に垂直な平面内にある。
【００３５】この実施形態の半導体装置では、上記ゲー
ト絶縁膜を介して上記チャネル領域と対向している第３
のゲート電極を有し、この第３のゲート電極と上記チャ
ネル領域とは、上記単結晶半導体基板の平面に垂直な平
面内にある。
【００３６】この半導体装置によれば、この第３のゲー
ト電極の分だけ、同一のチャネル領域に作用するゲート
電極の数が増える。このため、チャネルをオンにすると
きに、第３のゲート電極以外のゲート電極に電圧を印加
するのと同時に、この第３のゲート電極にも同じ極性の
電圧を印加することによって、実効的なゲート幅を増加
させることができる。したがって、この半導体装置によ
れば、駆動能力を増大することが可能となり、高速動作
が可能となる。
【００３７】また、上記第３のゲート電極と上記チャネ
ル領域とが上記単結晶半導体基板の表面に垂直な平面内
にあるので、この第３のゲート電極を有することによる
占有面積の増大はほとんどなく、効果的な駆動能力の向
上が可能となる。
【００３８】また、一実施形態の半導体装置は、上記の
半導体装置において、複数のゲート電極が、電気的に接
続されている。
【００３９】この実施形態の半導体装置では、複数のゲ
ート電極が、電気的に接続されている。したがって、一
方のゲート電極に電圧を印加すれば、他方のゲート電極
にも同電圧が印加されることになるから、ゲート電極毎
にコンタクトを作製する必要がなくなる。このため、製
造工程を簡略化でき、また、コンタクト工程でのマージ
ンに余裕が生まれるから、生産性が優れている。また、
性能面においても、印加電圧のばらつきを抑制できるの
で、信頼性を向上できる。
【００４０】また、一実施形態は、上記の半導体装置に
おいて、複数のゲート電極が互いに対向する電極間隔
が、０.３μｍ以下である。
【００４１】この実施形態の半導体装置では、複数のゲ
ート電極が互いに対向する電極間隔が、０.３μｍ以下
である。この半導体装置によれば、チャネル領域の全面
空乏化が容易に可能となる。したがって、短チャネル特
性を向上させることができ、また、低ゲート電圧での高
い移動度を実現できる。
【００４２】また、一実施形態は、上記の半導体装置に
おいて、上記ゲート絶縁膜のうち、上記チャネル領域に
接する部分の厚さが、上記ゲート絶縁膜のうち、上記ソ
ース領域およびドレイン領域と接する部分の厚さ以下で
ある。
【００４３】この実施形態の半導体装置では、上記ゲー
ト絶縁膜のうち、上記チャネル領域に接する部分の厚さ
が、上記ゲート絶縁膜のうち、上記ソース領域およびド
レイン領域と接する部分の厚さ以下である。これによ
り、ソース領域およびドレイン領域とゲート電極との接
合容量を低減することが可能となり、より高速な動作が
可能となる。
【００４４】また、一実施形態の半導体装置は、上記の
半導体装置において、上記単結晶半導体基板は、球状の
半導体単結晶粒からなる。
【００４５】この実施形態では、上記単結晶半導体基板
は、球状の半導体単結晶粒からなるから、基板材料を効
率的に利用できる。つまり、同じ材料の量でも平面基板
よりも球状基板の方が表面積を大きくできる。また、球
状の半導体単結晶粒の３次元性を利用して、積み上げた
り並べたりすることで、立体構造を作ることが可能にな
るので、実効的な占有面積をより削減でき、小型化が可
能となる。
【００４６】また、一実施形態の集積回路は、上記の半
導体装置のうちの少なくとも１つを備えている。
【００４７】この実施形態の集積回路では、上記記載の
半導体装置のうちの少なくとも１つを備えていること
で、占有面積の小さい半導体装置で構成されることとな
る。したがって、高集積化が可能となる。また、占有面
積を拡大せずに、ゲート幅を大きくすることが可能とな
るから、高速化も容易である。
【００４８】また、一実施形態の半導体システムは、上
記の集積回路を備えている。
【００４９】この実施形態の半導体システムによれば、
集積度が高く、高速化も容易な集積回路を用いて構築さ
れているので、小型で高速動作が可能となる。
【００５０】また、一実施形態の半導体装置の製造方法
は、シリコン基板のソースドレイン領域となる領域に、
フォトリソグラフィーと異方性エッチングによって、第
１の開口部を形成する第１の開口工程と、上記第１の開
口部に、半導体もしくは導体を堆積することによって、
上記第１の開口部を埋め込む第１の埋め込み工程と、上
記シリコン基板上に堆積した上記半導体もしくは導体を
エッチバックする第１エッチバック工程と、ゲート電極
を形成する上記シリコン基板の領域に、フォトリソグラ
フィーと異方性エッチングによって、第２の開口部を形
成する第２の開口工程と、上記第２の開口部の内壁を酸
化して酸化膜を形成した後、この酸化膜を除去する酸化
膜除去工程と、上記第２の開口部に、ゲート絶縁膜を形
成するゲート絶縁膜形成工程と、上記第２の開口部に、
半導体もしくは導体を堆積することによって、上記第２
の開口部を埋め込む第２の埋め込み工程と、上記シリコ
ン基板上に堆積した上記半導体もしくは導体をエッチバ
ックする第２エッチバック工程とを有する。
【００５１】この実施形態の半導体装置の製造方法で
は、シリコン基板のソースドレイン領域となる領域に、
フォトリソグラフィと異方性エッチングによって、第１
の開口部が形成される。この第１の開口部に半導体もし
くは導体を堆積することによって埋め込み、シリコン基
板上に堆積した上記半導体もしくは導体をエッチバック
することにより、シリコン基板の表面に垂直な方向に延
びたソースドレイン領域を形成できる。
【００５２】また、ゲート電極を形成する領域にフォト
リソグラフィーと異方性エッチングによって、第２の開
口部が形成される。この第２の開口部の内壁を酸化して
酸化膜を形成した後、この酸化膜を除去することによっ
て、エッチングによるダメージを上記内壁から除去でき
る。また、２つのゲート電極を対向配置させる場合にお
いては、２つのゲート電極の間隔Ｄを小さく設定でき
る。
【００５３】また、この製造方法では、上記第２の開口
部にゲート絶縁膜を形成することによって、ゲート絶縁
膜を形成するのと同時に、ゲート電極をその他の領域に
対して電気的に分離できる。また、上記第２の開口部に
半導体もしくは導体を堆積することによって埋め込み、
シリコン基板上に堆積した上記半導体もしくは導体をエ
ッチバックすることにより、ゲート電極を形成できる。
【００５４】これにより、ソース領域,ドレイン領域,チ
ャネル領域およびゲート絶縁膜を有するゲート電極領域
とが、シリコン基板の表面に平行な面内にある半導体装
置を作製できる。
【００５５】また、一実施形態は、上記の半導体装置の
製造方法において、上記第２の開口工程と酸化膜除去工
程とゲート絶縁膜形成工程と第２埋め込み工程と第２エ
ッチバック工程とでもって、チャネル領域を挟んで対向
する複数のゲート電極領域を形成し、上記第２エッチバ
ック工程は、上記シリコン基板上に堆積した半導体もし
くは導体をエッチバックにより除去しつつ、上記チャネ
ル領域を挟んで対向する複数のゲート電極領域を上記チ
ャネル領域上でつなぐような上記半導体もしくは導体を
残して、上部ゲート電極を形成する。
【００５６】この実施形態の半導体装置の製造方法で
は、上記第２エッチバック工程は、上記シリコン基板上
に堆積した半導体もしくは導体をエッチバックにより除
去しつつ、上記チャネル領域を挟んで対向する複数のゲ
ート電極領域を上記チャネル領域上でつなぐような上記
半導体もしくは導体を残して、上部ゲート電極を形成す
る。したがって、簡単な方法で上部ゲート電極を形成で
きる。また、上部ゲート電極はゲート絶縁膜を介してチ
ャネル領域と接しており、上部ゲート電極とチャネル領
域とを、単結晶半導体基板の表面に垂直な平面内に作製
することが可能となる。
【００５７】また、一実施形態は、上記の半導体装置の
製造方法において、上記第１または第２の埋め込み工程
では、少なくとも一つの開口部をポリシリコンで埋め込
む。
【００５８】この実施形態の半導体装置の製造方法で
は、開口部を半導体もしくは導体を堆積することによっ
て埋め込むときに、少なくとも一つの開口部がポリシリ
コンによって埋め込まれる。したがって、必ずしもエピ
タキシャル成長を行なう必要がなく、従来のＬＳＩの製
造工程で用いられるシリコンＣＶＤ装置等を用いること
ができ、従来の製造装置を用いて製造することが可能で
ある。したがって、新たな製造設備の導入を減らすこと
ができる。
【００５９】
【発明の実施の形態】以下、図面を参照しながらこの発
明の実施の形態を説明する。
【００６０】(第１の実施の形態)図１〜図４を参照し
て、この発明の半導体装置の第１実施形態のトランジス
タの構造を説明する。
【００６１】図１に、この第１の実施形態としてのトラ
ンジスタの主要部を立体的に示す。この図１では、単結
晶半導体基板における表面に平行な平面１００と平面１
０１との間の領域での上記トランジスタの立体的な構造
を示している。上記平面１０１は上記平面１００に平行
な平面である。
【００６２】図１に示すように、ソースドレイン領域３
０１と４０１およびゲート電極領域２０１と２０２は、
平面１００と１０１との間で縦方向(Ｚ方向)に延在して
いる。このソースドレイン領域３０１と４０１とは、所
定の間隔を隔てて、Ｘ方向に対向している。また、上記
ゲート電極領域２０１と２０２は、所定の間隔を隔て
て、Ｙ方向に対向している。ゲート電極領域２０１はゲ
ート絶縁膜６０１とゲート電極２０１Ａからなり、ゲー
ト電極領域２０２はゲート絶縁膜６０２とゲート電極２
０２Ａからなる。
【００６３】このゲート電極領域２０１,２０２とソー
スドレイン領域３０１,４０１とで囲まれた領域が、チ
ャネル領域５０１になっている。このチャネル領域５０
１は、ゲート電極領域２０１,２０２のゲート絶縁膜６
０１,６０２を介して、ゲート電極２０１Ａ,２０２Ａに
対向している。
【００６４】また、上記ソースドレイン領域３０１,４
０１は、チャネル領域５０１側の端部が、ゲート電極領
域２０１,２０２によって、Ｙ方向の両側から挟み込ま
れた状態になっている。この端部は基部に比べて、Ｙ方
向の厚さが小さく、上記チャネル領域５０１と略同じ厚
さになっている。
【００６５】図１の平面１０１における平面図である図
２に示すように、ソースドレイン領域３０１,４０１
と、チャネル領域５０１と、ゲート電極領域２０１,２
０２とが、単結晶半導体基板の平面１００に平行な面１
０１内に並存している。そして、図１,図２に示すよう
に、このゲート電極領域２０１,２０２が有するゲート
電極２０１Ａ,２０２Ａは、Ｘ−Ｙ平面による切断面に
おいて、４周がゲート絶縁膜６０１,６０２で被覆され
ている。
【００６６】この実施形態では、ゲート電極２０１Ａ,
２０２Ａとソースドレイン領域３０１,４０１は、いず
れもドープされたポリシリコンからなり、チャネル領域
５０１は単結晶シリコンからなる。
【００６７】図２のＡ−Ａ線断面を図３に示す。なお、
この図３では、平面１０１よりもＺ方向上方の構造も示
している。この平面１０１よりもＺ方向上方の構造は、
図１,図２では示されていない。
【００６８】図３に示すように、上記ソースドレイン領
域３０１,４０１は、平面１０１よりもＺ方向上方に延
在しており、このソースドレイン領域３０１,４０１の
Ｚ方向の寸法が、ゲート幅Ｗとなる。このソースドレイ
ン領域３０１,４０１の上には、層間絶縁膜１００１が
形成されている。ソースドレイン領域３０１,４０１
は、層間絶縁膜１００１のコンタクトホール１００２を
経由して、ソース・ドレインコンタクト８０１,９０１
に接続されている。
【００６９】また、図２のＢ−Ｂ線断面を図４に示す。
この図４では、平面１０１よりもＺ方向上方の構造およ
び平面１００よりもＺ方向下方の構造も示している。こ
の平面１０１よりもＺ方向上方の構造および平面１００
よりもＺ方向下方の構造は、図１では示されていない。
【００７０】図４に示すように、上記ゲート電極２０１
Ａ,２０２Ａは、チャネル領域５０１に対する対向面が
ゲート絶縁膜６０１,６０２で被覆されており、この対
向面のＹ方向反対側の面もゲート絶縁膜６０１,６０２
で被覆されている。さらに、上記ゲート電極２０１Ａ,
２０２Ａは、平面１００に面するＺ方向の端面もゲート
絶縁膜６０１,６０２で被覆されている。また、このゲ
ート電極領域２０１,２０２は、平面１０１よりも縦方
向(Ｚ方向)上方に延在しており、このゲート電極領域２
０１,２０２上に、上記層間絶縁膜１００１が形成され
ている。この層間絶縁膜１００１には、コンタクトホー
ル１００３が形成されており、ゲート電極２０１Ａ,２
０２Ａは、このコンタクトホール１００３を経由して、
層間絶縁膜１００１上に形成されたゲートコンタクト７
０１,７０２に接続されている。
【００７１】この実施形態のトランジスタは、図３に示
すように、ゲート幅Ｗが基板表面に平行な面１０１に対
して垂直方向の寸法であるので、ゲート幅Ｗを大きくし
ても基板表面における占有面積は変わらない。したがっ
て、集積度および高速応答性に優れる。さらに、２つの
ゲート電極２０１Ａ,２０２Ａを備えるダブルゲート構
造を、容易に構築できるから、チャネル領域５０１に対
するゲート電圧の制御性を高めることができる。したが
って、チャネルに対するドレイン電圧の影響を相対的に
低減でき、素子の微細化を妨げる種々の短チャネル効果
を抑制でき、駆動能力を向上できる。
【００７２】さらに、ソースドレイン領域３０１,４０
１に対するゲート電極２０１Ａ,２０２Ａのアライメン
トについては、チャネル領域５０１がソースドレイン領
域３０１,４０１に接する範囲でアライメントずれが許
されるので、製造が容易で歩留まりも良くなり、生産性
に優れる。
【００７３】また、コンタクト８０１,９０１および７
０１,７０２に関しても、ソースドレイン領域３０１,４
０１およびゲート電極２０１Ａ,２０２Ａに、コンタク
トを直接に、落とすことができる。したがって、この実
施形態によれば、従来技術と異なり、ゲート電極領域２
０１,２０２から配線を介して別の領域にコンタクトを
設ける必要がない。したがって、さらに製造が容易で歩
留まりも良く生産性に優れる。
【００７４】また、ゲート電極領域２０１,２０２が他
の領域と接するゲート界面がほぼ平面であり、このゲー
ト界面に対して結晶方位が揃っている。したがって、こ
の実施形態によれば、ゲート電極が活性層を跨ぐような
形状のトランジスタに見られるゲート界面の曲率の小さ
い部位で発生する局所的な電界集中や結晶方位依存性に
よる局所的な空乏化や反転による特性劣化を抑制でき
る。したがって、高性能のトランジスタを実現できる。
【００７５】なお、この実施形態の半導体装置では、ゲ
ート電極２０１Ａ,２０２Ａがゲート絶縁膜６０１,６０
２を介して、チャネル領域５０１に対向する面が、上記
単結晶半導体基板の［１１１］面に平行であることが望
ましい、この場合には、加工が容易になる利点があり、
さらに、エピタキシャル成長を行い易くなるから、エピ
タキシャル成長を用いる場合には望ましい。
【００７６】または、この実施形態の装置では、そのチ
ャネル電流の方向が、基板結晶方位の［１００］面に平
行になることが望ましい、この場合には、電子の移動度
が大きくなる利点がある。なお、この実施形態の半導体
装置は、エピタキシャル成長を用いなくても、製造可能
であるので、安価で高性能な半導体装置とすることが可
能である。
【００７７】(第２の実施の形態)次に、図５〜図８を参
照して、この発明の半導体装置の第２実施形態を説明す
る。
【００７８】図５に、この第２実施形態の主要部を立体
的に示し、図６に図５の平面１０１における断面を示
し、図７に図６のＢ−Ｂ線断面を示し、図８に図６のＡ
−Ａ線断面を示す。
【００７９】この第２実施形態は、次の点が、前述の第
１実施形態と異なる。すなわち、この第２実施形態は、
図５の立体図に示すように、第３のゲート電極としての
上部ゲート電極２０３を有する。図７,図８に示すよう
に、この上部ゲート電極２０３は、ゲート絶縁膜６０３
を介して、チャネル領域５０１に対向している。
【００８０】また、この上部ゲート電極２０３とチャネ
ル領域５０１とは、単結晶半導体基板の表面に平行な平
面１００,平面１０１に垂直な平面内に存在している。
【００８１】この実施形態では、上部ゲート電極２０３
が、チャネル領域５０１およびゲート絶縁膜６０３を跨
いで、ゲート電極２０１Ａと２０２Ａとをつないでい
る。この上部ゲート電極２０３によって、ゲート電極２
０１Ａと２０２Ａおよび上記ゲート電極２０３とは、電
気的に接続状態となる。これにより、図７に示すよう
に、ゲート電極用のコンタクト１００５が１つで済む。
したがって、コンタクト工程での信頼性を向上できる。
また、上部ゲート電極２０３の存在によって、駆動能力
をさらに向上させることが可能となる。
【００８２】また、この実施の形態では、３つのゲート
電極２０１Ａ,２０２Ａ,２０３を、電気的に接続した状
態にしているが、この３つのゲート電極を電気的に切り
離しておいて、３つのゲート電極を別個に駆動可能にし
ておくことも可能である。
【００８３】(第３の実施の形態)次に、この発明の第３
の実施の形態を説明する。この第３実施形態は、上記第
１または第２の実施形態において、ゲート電極２０１Ａ
とゲート電極２０２Ａとの間の間隔を十分に狭め、動作
状態において、チャネル領域５０１を完全に空乏化する
ことを可能としたものである。
【００８４】「ＣＭＯＳ集積回路(榎本忠儀著、培風館、
１９９８年発行)」によれば、空乏層では、空乏層幅をＸ
d(ｃｍ)とし、表面電位をφs(Ｖ)とし、シリコンの比誘
電率をεsi、真空の誘電率をε０(Ｆ/ｃｍ)、単位電荷
をｑ(Ｃ)、アクセプタイオンの単位体積当りの密度ＮＡ
(個/ｃｍ２)とすれば、空乏層幅Ｘdは次式(１)で表され
る。
【００８５】 Ｘd＝(２φsεsiε０／ｑＮＡ)１/２ … (１) この空乏層幅Ｘdは、ゲート電圧を印加した直後に、最
大のＸdmaxになり、その時の表面電位φsは、ゲート電
圧をＶＧ(Ｖ)とし、単位面積当りのゲート絶縁膜容量を
Ｃ０(Ｆ/ｃｍ２)とすれば、次式(２)で表される。
【００８６】 φs＝ＶＧ＋ＶＣ−(２ＶＧＶＣ＋ＶＣ ２)１/２ … (２) ただし、ここで、ＶＣ＝εsiε０ｑＮＡ／Ｃ０ ２ であ
る。したがって、ゲート電極２０１Ａとゲート電極２０
２Ａとの間の間隔Ｄは、互いの影響を考えない概算によ
れば、次式(３)を満たすようにする。
【００８７】 Ｄ/２≦Ｘdmax … (３) したがって、通常、用いられる範囲の条件では、ゲート
電極２０１Ａとゲート電極２０２Ａとの間の間隔Ｄは、
おおよそ、０.３μｍ以下が好ましく、この実施の形態
では、０.１μｍとした。
【００８８】この構造によれば、ドレイン電圧における
破壊電圧を高めて、動作電圧の高速化が可能となる。ま
た、この構造によれば、ＳＯＩ(シリコン・オン・イン
シュレータ)基板等を用いた従来の完全空乏化のＭＯＳ
トランジスタのような下地酸化膜へのホットエレクトロ
ン注入等の欠点も解消することができる。
【００８９】また、上記ゲート電極２０１Ａとゲート電
極２０２Ａとの間の間隔Ｄを、極端に小さくすると、チ
ャネル抵抗が増大するので、反転層よりも厚くするのが
望ましく、１ｎｍ以上を確保することが望ましい。
【００９０】(第４の実施の形態)次に、図９に、この発
明の半導体装置の第４実施形態の断面を示す。この第４
実施形態は、前述の第１実施形態と比較して、この図９
に示す断面の構造が異なる。図９は、単結晶半導体基板
の表面に平行な平面１００に平行な平面１０１における
断面を示している。
【００９１】図９に示すように、この第４実施形態で
は、ゲート電極領域２４１,２４２のゲート電極２４１
Ａ,２４２Ａの４隅が湾曲している。ゲート絶縁膜６４
１,６４２は、ソースドレイン領域３４１,４４１に接す
るコーナーの部分６４１Ａ,６４１Ｂ,６４２Ａ,６４２
Ｂの肉厚が、ソースドレイン領域３４１,４４１に非接
触の部分に比べて厚くなっている。
【００９２】この構造により、ソースドレイン領域３４
１,４４１とゲート電極領域２４１,２４２との接合容量
を低減でき、動作速度をより一層向上でき、より一層低
消費電力化できた。
【００９３】なお、この構造は、いうまでもなく、通常
のバルク基板以外のＳＯＩ基板などにも適用できる。ま
た、上記単結晶半導体基板の表面とは、球状のシリコン
粒の表面のような曲面も含まれる。
【００９４】また、上記単結晶半導体基板として、ＳＯ
Ｉ基板を用いた場合には、ゲート電極２４１Ａ,２４２
Ａの基板表面に平行な面１０１に垂直な方向(Ｚ方向)に
おけるゲート幅Ｗを、ＳＯＩ基板の絶縁膜までの長さに
設定することで、ゲート幅Ｗをゲート電極２４１Ａ,２
４２ＡのＺ方向寸法に正確に揃えることができる。ま
た、ゲート電極２４１Ａ,２４２Ａを上記基板と電気的
に分離できるので、より完全空乏化の効果を増大するこ
とができる。
【００９５】(第５の実施形態)次に、図１０に、この発
明の半導体装置の第５実施形態の断面を示す。この断面
は、上記単結晶半導体基板の表面に平行な平面１００に
平行な平面１０１に対して垂直なＺ−Ｘ平面における断
面である。また、図１０において、矢印は電流の流れる
方向を示している。この図１０は、前述の第１実施形態
における図３に相当する。
【００９６】この第５実施形態の半導体装置では、素材
となる単結晶半導体基板として球状のシリコン粒を用い
た点が、前述の第１実施形態と異なる。したがって、こ
の第５実施形態では、前述の第１実施形態と異なる点を
説明する。
【００９７】この球状のシリコン粒の表面のような曲面
上では、従来の表面チャネル型のＭＯＳトランジスタに
おいては、図１５に示すように、チャネル領域９が直線
からずれる。図１５において、１は層間絶縁膜、２,３,
４はコンタクトホール、５はゲート電極、７はゲート絶
縁膜、６,８はソースドレインである。この図８の構造
では、平面基板を用いた場合に比べて、特性が劣ってい
た。
【００９８】これに対し、この第５実施形態による埋め
込み型ＭＯＳトランジスタの構造によれば、図１０に示
すように、ソースドレイン領域４６１,３６１が、縦方
向(Ｚ方向)すなわち前述の平面１０１に垂直な方向に延
在している。したがって、チャネル領域５６１も縦方向
に延在している。したがって、このチャネル領域５６１
は、そのほとんどの部分が、上記球状のシリコン粒の表
面５６５よりも内部の部分となる。このため、この実施
形態では、球状のシリコン粒を用いていても、従来のよ
うなチャネル領域の湾曲(電流経路の湾曲)がほとんどな
くなり、特性の劣化はほとんど起らない。
【００９９】また、この実施形態のように、単結晶半導
体基板として、球状のシリコン粒を採用した場合には、
平板状の単結晶半導体基板を採用した場合に比べて、体
積当りの表面積の割合が大きくなり、また、３次元的に
積み重ねることも可能になるので、集積度をさらに向上
できる。
【０１００】(第６の実施形態)次に、図１１,図１２,図
１３を参照して、この発明の第６の実施形態としての半
導体装置の製造方法を説明する。この第６実施形態は、
前述の第１実施形態の半導体装置を製造する方法であ
る。
【０１０１】図１１(Ａ),(Ｂ),(Ｃ)は、この第６実施形
態において、ゲート電極２０１,２０２を形成する領域
に、開口部２１１,２１２,３１１,４１１を形成した時
点での構造を示している。図１１(Ａ)は、単結晶半導体
基板の表面に平行な平面１００に平行な平面１０１にお
ける断面を示し、図１１(Ｂ)は図１１(Ａ)におけるＡ−
Ａ矢視断面を示し、図１１(Ｃ)は図１１(Ａ)におけるＢ
−Ｂ矢視断面を示している。また、図１２(Ａ)〜図１２
(Ｃ)および図１３(Ｄ)〜図１３(Ｆ)は、図１１(Ｃ)に示
す断面において、この製造方法の工程を順に示してい
る。
【０１０２】まず、図１１(Ｂ)に示すように、シリコン
基板９９に、ソースドレイン領域３０１,４０１となる
領域に、フォトリソグラフィーと異方性エッチングによ
って、開口部３１１,４１１を形成する。次に、この開
口部３１１,４１１に、例えば、ポリシリコンを堆積す
ることによって、埋め込む。
【０１０３】上記開口部３１１,４１１を埋めるポリシ
リコンはアンドープとして、後工程でイオン注入等によ
って、上記ポリシリコンをＮ型あるいはＰ型にドープし
てもよいが、ドープしたポリシリコンを用いることが望
ましい。この場合、工程がより簡単になる上に、開口部
３１１,４１１を深くしても、ソースドレイン領域３０
１,４０１が均一な濃度になる。なお、ドープするとき
の導電型は通常、チャネルの導電型と反対の導電型とす
る。
【０１０４】次に、上記デポジション(堆積)の後、シリ
コン基板９９の上部に堆積したポリシリコンをエッチバ
ックによって、除去する。
【０１０５】そして、図１１(Ｃ)に示すように、ゲート
電極２０１Ａ,２０２Ａを形成する領域に、フォトリソ
グラフィーと異方性エッチングによって、開口部２１
１,２１２を形成する。
【０１０６】ここで、対向するゲート電極２０１Ａと２
０２Ａとの間の間隔を、フォトリソグラフィーによる限
界以上に狭める場合は、図１２(Ａ)に示すように、開口
部２１１,２１２の内壁を酸化して酸化膜１０１１を形
成した後、図１２(Ｂ)に示すように、酸化膜１０１１
を、例えば、ＨＦ(フッ化水素)などで除去し、拡大した
開口部２２１,２２２を得る。
【０１０７】これにより、ゲート電極２０１Ａと２０２
Ａとの間の間隔Ｄを、フォトリソグラフィーによる最小
加工寸法Ｆ以下にすることができる。また、酸化膜１０
１１の酸化膜厚の制御は、フォトリソグラフィーのアラ
イメント精度に比べてはるかに高精度にすることができ
るので、従来の方法に比べて、ゲート電極間の間隔を高
精度に設定できる。また、この実施形態では、開口部２
１１,２１２の内壁を、一旦酸化したのち、酸化膜１０
１１を除去することによって、開口部２１１,２１２形
成時のエッチングによる内壁のダメージを除去できる。
【０１０８】次に、図１２(Ｃ)に示すように、開口部２
２１,２２２の内壁を、再度、酸化して、ゲート絶縁膜
６０１,６０２を形成する。
【０１０９】なお、このゲート絶縁膜６０１,６０２と
しては、酸化による酸化膜に限るものではなく、例え
ば、開口部２２１,２２２の内壁を窒化して形成した窒
化膜としてもよい。さらには、上記ゲート絶縁膜６０
１,６０２としては、酸窒化膜,酸化膜と窒化膜の積層
膜,金属酸化膜などを採用でき、電気絶縁性の物質から
なる絶縁膜であればよい。したがって、上記ゲート絶縁
膜６０１,６０２の形成方法としては、様々な材質を用
いて、酸化,窒化の他に、堆積、スパッタなど様々の方
法を用いることができる。
【０１１０】次に、図１３(Ｄ)に示すように、開口部２
２１,２２２に、例えば、ポリシリコン１２０１を堆積
することによって、開口部２２１,２２２を埋め込む。
【０１１１】ここで、この開口部２２１,２２２を埋め
るポリシリコン１２０１をアンドープとし、後工程で、
イオン注入等によって、ポリシリコン１２０１をＮ型あ
るいはＰ型にドープしてもよい。ただし、ここでは、ド
ープしたポリシリコンを用いることが望ましい。これに
より、製造工程がより簡単になり、かつ、開口部２２
１,２２２を深くしても、ゲート電極２０１Ａ,２０２Ａ
が均一な濃度になる。なお、上記ドープするときの導電
型は、通常、チャネルの導電型と反対の導電型とする。
【０１１２】次に、上記デポジション(堆積)ののち、図
１３(Ｅ)に示すように、基板上部に堆積したポリシリコ
ン１２０１をエッチバックによって除去し、ゲート電極
２０１Ａ,２０２Ａを形成する。このゲート電極２０１
Ａ,２０２Ａと上記ゲート絶縁膜６０１,６０２がゲート
電極領域２０１と２０２を構成している。
【０１１３】次に、図１３(Ｆ）に示すように、層間絶
縁膜１００１を形成したのち、通常の方法によって、こ
の層間絶縁膜１００１に、それぞれ、ゲート電極,ソー
ス電極,ドレイン電極の取り出し口となる開口部を形成
する。そして、この電極の取り出し口となる開口部に、
金属等の導電体を埋め込んで、図３,図４に示す第１実
施形態のように、それぞれ、ゲートコンタクト７０１,
７０２、ソースおよびドレインコンタクト８０１,９０
１を形成して工程を完了する。
【０１１４】この第６実施形態の製造方法によれば、エ
ピタキシャル成長を用いることなく、極めて簡単な工程
で、基板９９の表面に平行な平面１０１内に、ゲート電
極２０１Ａ,２０２Ａとチャネル領域５０１、さらには
ソースドレイン領域３０１,４０１が存在する構造を形
成することが可能となる。
【０１１５】(第７の実施の形態)次に、図１４(Ａ),図
１４(Ｂ),図１４(Ｃ)を参照して、この発明の半導体装
置の製造方法の第７実施形態を説明する。この第７実施
形態は、ゲート領域の形成方法に注目した製造方法であ
る。
【０１１６】この第７実施形態では、まず、前述の第６
の実施形態の製造方法と同様の方法でもって、図１３
(Ｄ)に示すように、ゲート電極領域２０１,２０２とな
る開口部２２１,２２２に、ポリシリコン１２０１を堆
積して埋め込む工程まで行なう。
【０１１７】次に、フォトリソグラフィーと異方性エッ
チングによって、基板９９上に堆積したポリシリコン１
２０１をエッチバックにより除去しつつ、一方のゲート
電極領域２０１を、チャネル領域５０１上を経由して、
他方のゲート電極領域２０２につなぐように、ポリシリ
コンを残す。このポリシリコンが、図１４(Ｃ)に示すよ
うに、前述の第２実施形態における上部ゲート電極２０
３となる。
【０１１８】なお、この図１４(Ｃ)は、図１４(Ａ)にお
けるＢ−Ｂ矢視断面であり、この図１４(Ａ)は、単結晶
半導体基板９９の表面に平行な平面での断面を示してい
る。図１４(Ａ)に示すように、上部ゲート電極２０３
は、ゲート電極領域２０２と２０１とをつないでいる。
また、この図１４(Ａ)におけるＡ−Ａ矢視断面を示す図
１４(Ｂ)に示すように、この上部ゲート電極２０３は、
チャネル領域５０１上のゲート絶縁膜６０３上に形成さ
れている。このゲート絶縁膜６０３、および、ソースド
レイン領域４０１,３０１上の絶縁膜６０４、さらに
は、図１４(Ｃ)に示すゲート絶縁膜６０１,６０２は、
同時に形成される絶縁膜である。
【０１１９】次に、層間絶縁膜を形成したのち、通常の
方法によって、それぞれ、ゲート電極,ソース電極,ドレ
イン電極の取り出し口となる開口部を形成し、その開口
部に金属等の導電体を埋め込む。これにより、図７,図
８に示したように、それぞれ、ゲートコンタクト７０
３、ソース、ドレインコンタクト８０１,９０１を形成
して工程を完了する。
【０１２０】この実施形態の製造方法によれば、エピタ
キシャル成長を用いることなく、極めて簡単な工程で、
基板表面に平行な平面内にゲート電極２０１Ａ,２０２
Ａとチャネル領域５０１、さらには、ソースドレイン領
域３０１,４０１が存在する構造を形成することが可能
となる。
【０１２１】また、上部ゲート電極２０３によって、ゲ
ート電極２０１Ａと２０２Ａとが電気的に接続されるか
ら、ゲート電極用の取り出し口となる開口部は１つで済
む。
【０１２２】なお、以上の実施形態において述べた製造
方法では、通常のＳｉ基板はもちろんＳＯＩ基板や球状
半導体、あるいはＳｉ以外の半導体基板を用いることも
できる。また、一般に、フォトリソグラフィーを用いる
ことによる微細加工寸法の限界以下の構造を形成する方
法として利用することができる。
【０１２３】また、ソース領域,ドレイン領域,ゲート領
域を、エピタキシャル成長を用いて形成することもでき
るが、ポリシリコンデポジションやタングステンＣＶＤ
などの堆積法を用いる方が、製造がはるかに容易であり
生産性に優れる。
【０１２４】
【発明の効果】以上より明らかなように、この発明の半
導体装置では、第１導電型のソース領域およびドレイン
領域と、第２導電型のチャネル領域と、ゲート電極領域
とが、単結晶半導体基板の表面に平行な面内に並存して
いる。すなわち、上記ソース領域,ドレイン領域,チャネ
ル領域およびゲート電極領域は、上記平行な面に交差す
る方向へ延在している。したがって、この半導体装置に
よれば、横型ＭＯＳトランジスタに比べて、上記半導体
基板の平面上の占有面積を減少させることが可能にな
る。その上、上記チャネル領域のチャネル幅を、上記平
行な面に交差する方向へ増大させて行っても、半導体基
板表面上での占有面積を一定にすることができる。
【０１２５】また、この半導体装置では、微細化を進め
ていっても、ゲート幅Ｗを、自由に設定することができ
る。このため、ＳＧＴに代表される従来型の縦型トラン
ジスタのように、微細化を進めていくとゲート幅Ｗが必
然的に減少してしまうという不具合が発生しない。した
がって、十分なチャネル電流を確保でき、微細化に起因
してトランジスタの高速化が阻害されるという従来の欠
点を解消でき、高速性を確保できる。
【０１２６】また、一実施形態の半導体装置は、第１導
電型のソース領域およびドレイン領域と、第２導電型の
チャネル領域と、２つのゲート電極領域とが、単結晶半
導体基板の表面に平行な面内に並存している。
【０１２７】したがって、この半導体装置によれば、横
型ＭＯＳトランジスタに比べて、上記単結晶半導体基板
の表面に平行な面上の占有面積を減少させることが可能
となる。その上、チャネル幅を増大させていっても、上
記半導体基板の表面に対する占有面積を一定にできる。
【０１２８】また、微細化を進めていっても、ゲート幅
Ｗを自由に設定できるので、ＳＧＴに代表される従来型
の縦型トランジスタとは異なり、微細化を進めていくと
ゲート幅Ｗが必然的に減少してしまうという欠点を解消
できる。このため、十分なチャネル電流を確保でき、微
細化がかえってトランジスタの高速化の阻害要因となる
という欠点もなくなって、高速性を確保できる。
【０１２９】また、２つのゲート電極を有するので、１
つのゲート電極を有する場合に比べて、ほぼ２倍の能力
を有し、かつ、占有面積を２倍未満に抑えることができ
る。また、ダブルゲート構造を有するので、チャネルを
オン(ＯＮ)にするときに、一方のゲート電極に電圧を印
加するのと同時に、他方のゲート電極にも同じ極性の電
圧を印加することによって、チャネル領域の空乏化を助
けて、チャネル領域に対するドレイン電圧の影響を低減
できる。これにより、一層、短チャネル効果を抑制でき
る。
【０１３０】また、他方のゲート電極に電圧を印加させ
ることにより、チャネル領域の電位を上昇させることが
できるので、実質的にトランジスタがオンのときにの
み、閾値電圧Ｖthを低下させることが可能になる。これ
により、ゲート電圧Ｖgから上記閾値電圧Ｖthを減算し
たドレイン飽和電圧Ｖd(≒Ｖg−Ｖth)を上昇させ、ま
た、実効移動度を上昇させることができるので、チャネ
ル電流が増加して高速動作を図れる。
【０１３１】また、一実施形態の半導体装置は、上記の
半導体装置において、上記単結晶半導体基板がＳＯＩ基
板である。一般に、半導体基板表面から上記ＳＯＩ基板
の絶縁層までの深さは、半導体基板面内で一定である。
【０１３２】したがって、この半導体装置によれば、Ｓ
ＯＩ基板の表面からのソースドレイン領域およびゲート
領域の深さを、上記ＳＯＩ基板の表面から上記ＳＯＩ基
板の絶縁層までの深さに、精度よく容易に揃えることが
できる。すなわち、製造時において、ソースドレイン領
域およびゲート領域を形成するに際し、半導体と絶縁体
との選択性があるエッチングを用いて、上記各領域に対
応する開口部をＳＯＩ基板に形成すればよい。
【０１３３】したがって、この半導体装置によれば、ゲ
ート幅Ｗを精度よく揃えることができ、従来のトランジ
スタでのフォト条件やエッチング条件によるゲート幅Ｗ
の製造ばらつきに比べて、格段に製造ばらつきの少ない
半導体装置を実現できる。
【０１３４】また、この半導体装置によれば、チャネル
領域は、ソースドレイン領域を経由する部分を除いて、
ＳＯＩ基板に対して、電気的に分離できる。したがっ
て、ゲート電圧によってチャネル領域をより完全に制御
することができる。
【０１３５】したがって、この半導体装置によれば、ド
レイン電圧がチャネル部へ及ぼす影響が、さらに少なく
なって、短チャネル効果を抑制できるとともに、ゲート
電圧の印加に伴うチャネル領域の電位の上昇も効果的に
なされる。したがって、閾値電圧の減少も効果的に起こ
る。この結果、さらなる高速動作が可能となる。
【０１３６】また、一実施形態の半導体装置は、上記の
半導体装置において、上記ゲート電極が上記ゲート絶縁
膜を介して、上記チャネル領域に対向する面が、上記単
結晶半導体基板の［１１１］面に平行あるいは略平行で
ある。ここで、「略平行」とは、製造誤差、ばらつきの
範囲内で平行であることをいう。
【０１３７】上記半導体装置によれば、上記ゲート電極
領域のゲート絶縁膜と上記チャネル領域との界面が［１
１１］面となる。したがって、ゲート電極領域を開口す
るための工程において、上記基板表面に対して垂直に開
口を形成し易く、上記界面の状態も平坦化されやすい。
したがって、ゲート幅Ｗの誤差やばらつきを抑制するこ
とができ、また、上記界面のラフネスによる移動度の低
下を防止できる。
【０１３８】また、上記半導体装置によれば、ゲート電
極領域を２つ有するダブルゲート構造においては、２つ
のゲート電極領域の間の間隔Ｄを上記基板表面側から上
記基板内部側にかけて一定にすることが容易となる。し
たがって、性能の劣化やばらつきを抑制できる。
【０１３９】また、一実施形態の半導体装置は、上記の
半導体装置において、上記ゲート電極が、上記ゲート絶
縁膜を介して、上記チャネル領域に対向する面が、上記
単結晶半導体基板の［１００］面に垂直あるいは略垂直
である。
【０１４０】上記半導体装置によると、チャネル電流が
流れる方向が［１００］方向となるので、電子の移動度
が大きくなり、界面準位密度も低くなる。したがって、
高移動度が可能となる。
【０１４１】また、一実施形態の半導体装置は、上記半
導体装置において、上記ゲート絶縁膜を介して上記チャ
ネル領域に対向している第３のゲート電極を有し、この
第３のゲート電極と上記チャネル領域とは、上記単結晶
半導体基板の平面に垂直な平面内にある。
【０１４２】この半導体装置によれば、この第３のゲー
ト電極の分だけ、同一のチャネル領域に作用するゲート
電極の数が増える。このため、チャネルをオンにすると
きに、第３のゲート電極以外のゲート電極に電圧を印加
するのと同時に、この第３のゲート電極にも同じ極性の
電圧を印加することによって、実効的なゲート幅Ｗを増
加させることができる。したがって、この半導体装置に
よれば、駆動能力を増大することが可能となり、高速動
作が可能となる。
【０１４３】また、上記第３のゲート電極と上記チャネ
ル領域とが上記単結晶半導体基板の表面に垂直な平面内
にあるので、この第３のゲート電極を有することによる
占有面積の増大はほとんどなく、効果的な駆動能力の向
上が可能となる。
【０１４４】また、一実施形態の半導体装置は、上記の
半導体装置において、複数のゲート電極が、電気的に接
続されている。したがって、一方のゲート電極に電圧を
印加すれば、他方のゲート電極にも同電圧が印加される
ことになるから、ゲート電極毎にコンタクトを作製する
必要がなくなる。このため、製造工程を簡略化でき、ま
た、コンタクト工程でのマージンに余裕が生まれるか
ら、生産性が優れている。また、性能面においても、印
加電圧のばらつきを抑制できるので、信頼性を向上でき
る。
【０１４５】また、一実施形態は、上記の半導体装置に
おいて、複数のゲート電極が互いに対向する電極間隔
が、０.３μｍ以下である。この半導体装置によれば、
チャネル領域の全面空乏化が容易に可能となる。したが
って、短チャネル特性を向上させることができ、また、
低ゲート電圧での高い移動度を実現できる。
【０１４６】また、一実施形態は、上記の半導体装置に
おいて、上記ゲート絶縁膜のうち、上記チャネル領域に
接する部分の厚さ(Ｔox)が、上記ゲート絶縁膜のうち、
上記ソース領域およびドレイン領域と接する部分の厚さ
(Ｔsd)以下である。これにより、ソース領域およびドレ
イン領域とゲート電極との接合容量を低減することが可
能となり、より高速な動作が可能となる。
【０１４７】また、一実施形態の半導体装置は、上記の
半導体装置において、上記単結晶半導体基板は、球状の
半導体単結晶粒からなるから、基板材料を効率的に利用
できる。つまり、同じ材料の量でも平面基板よりも球状
基板の方が表面積を大きくできる。また、球状の半導体
単結晶粒の３次元性を利用して、積み上げたり並べたり
することで、立体構造を作ることが可能になるので、実
効的な占有面積をより削減でき、小型化が可能となる。
【０１４８】また、一実施形態の集積回路は、上記の半
導体装置のうちの少なくとも１つを備えていることで、
占有面積の小さい半導体装置で構成されることとなる。
したがって、高集積化が可能となる。また、占有面積を
拡大せずに、ゲート幅Ｗを大きくすることが可能となる
から、高速化も容易である。
【０１４９】また、一実施形態の半導体システムは、上
記の集積回路を備えている。この実施形態の半導体シス
テムによれば、集積度が高く、高速化も容易な集積回路
を用いて構築されているので、小型で高速動作が可能と
なる。
【０１５０】また、一実施形態の半導体装置の製造方法
では、シリコン基板のソースドレイン領域となる領域
に、フォトリソグラフィと異方性エッチングによって、
第１の開口部が形成される。この第１の開口部に半導体
もしくは導体を堆積することによって埋め込み、シリコ
ン基板上に堆積した上記半導体もしくは導体をエッチバ
ックすることにより、シリコン基板の表面に垂直な方向
に延びたソースドレイン領域を形成できる。
【０１５１】また、ゲート電極を形成する領域にフォト
リソグラフィーと異方性エッチングによって、第２の開
口部が形成される。この第２の開口部の内壁を酸化して
酸化膜を形成した後、この酸化膜を除去することによっ
て、エッチングによるダメージを上記内壁から除去でき
る。また、２つのゲート電極を対向配置させる場合にお
いては、２つのゲート電極の間隔Ｄを小さく設定でき
る。
【０１５２】また、この製造方法では、上記第２の開口
部にゲート絶縁膜を形成することによって、ゲート絶縁
膜を形成するのと同時に、ゲート電極をその他の領域に
対して電気的に分離できる。また、上記第２の開口部に
半導体もしくは導体を堆積することによって埋め込み、
シリコン基板上に堆積した上記半導体もしくは導体をエ
ッチバックすることにより、ゲート電極を形成できる。
【０１５３】これにより、ソース領域,ドレイン領域,チ
ャネル領域およびゲート絶縁膜を有するゲート電極領域
とが、シリコン基板の表面に平行な面内にある半導体装
置を作製できる。
【０１５４】また、一実施形態の半導体装置の製造方法
は、上記の半導体装置の製造方法において、上記第２エ
ッチバック工程は、上記シリコン基板上に堆積した半導
体もしくは導体をエッチバックにより除去しつつ、上記
チャネル領域を挟んで対向する複数のゲート電極領域を
上記チャネル領域上でつなぐような上記半導体もしくは
導体を残して、上部ゲート電極を形成する。したがっ
て、簡単な方法で上部ゲート電極を形成できる。また、
上部ゲート電極はゲート絶縁膜を介してチャネル領域と
接しており、上部ゲート電極とチャネル領域とを、単結
晶半導体基板の表面に垂直な平面内に作製することが可
能となる。
【０１５５】また、一実施形態の半導体装置の製造方法
は、上記の半導体装置の製造方法において、開口部を半
導体もしくは導体を堆積することによって埋め込むとき
に、少なくとも一つの開口部がポリシリコンによって埋
め込まれる。したがって、必ずしもエピタキシャル成長
を行なう必要がなく、従来のＬＳＩの製造工程で用いら
れるシリコンＣＶＤ装置等を用いることができ、従来の
製造装置を用いて製造することが可能である。したがっ
て、新たな製造設備の導入を減らすことができる。
【図面の簡単な説明】
【図１】 この発明の半導体装置の第１の実施形態の模
式的な立体図である。
【図２】 上記第１実施形態の平面図である。
【図３】 上記図２のＡ−Ａ線断面図である。
【図４】 上記図２のＢ−Ｂ線断面図である。
【図５】 この発明の半導体装置の第２の実施形態の模
式的な立体図である。
【図６】 上記第２実施形態の平面図である。
【図７】 上記図６のＡ−Ａ線断面図である。
【図８】 上記図６のＢ−Ｂ線断面図である。
【図９】 この発明の半導体装置の第４の実施形態の平
面図である。
【図１０】 この発明の半導体装置の第５の実施形態の
平面図である。
【図１１】 図１１(Ａ)はこの発明の第６実施形態とし
ての半導体装置の製造方法を説明するための平面図であ
り、図１１(Ｂ)は図１１(Ａ)のＡ−Ａ線断面図であり、
図１１(Ｃ)は図１１(Ａ)のＢ−Ｂ線断面図である。
【図１２】 図１２(Ａ)〜図１２(Ｃ)は、上記第６実施
形態の半導体装置の製造方法の前半を順に示す模式断面
図である。
【図１３】 図１３(Ｄ)〜図１３(Ｆ)は、上記第６実施
形態の半導体装置の製造方法の後半を順に示す模式断面
図である。
【図１４】 図１４(Ａ)は、この発明の第７実施形態と
しての半導体装置の製造方法を説明する平面図であり、
図１４(Ｂ)は、図１４(Ａ)のＡ-Ａ線断面図であり、図
１４(Ｃ)は、図１４(Ａ)のＢ-Ｂ線断面図である。
【図１５】 従来のトランジスタの構造を説明するため
の模式断面図である。
【図１６】 従来のトランジスタの構造を説明するため
の模式断面図である。
【符号の説明】
９９…シリコン基板、１００…基板の平面、１０１…基
板表面に平行な平面、２０１Ａ,２０２Ａ,２０３,２４
１Ａ,２４２Ａ…ゲート電極、２０１,２０２…ゲート電
極領域、３０１,４０１,３４１,４４１,３６１,４６１
…ソースドレイン領域、５０１,５４１,５６１…チャネ
ル領域、６０１,６０２,６０３,６４１,６４２…ゲート
絶縁膜、６０４…絶縁膜、２１１,２１２,２２１,２２
２,３１１,４１１…開口部、７０１,７０２…ゲートコ
ンタクト、８０１,９０１…ソース・ドレインコンタク
ト、１００１…層間絶縁膜、１０１１…酸化膜、１２０
１…ポリシリコン。
フロントページの続き Ｆターム(参考） 5F110 AA02 AA04 CC10 DD05 DD13 EE04 EE09 EE21 EE27 EE29 EE30 EE45 EE48 FF02 FF03 FF04 FF09 FF23 FF26 FF28 GG02 GG17 GG21 GG22 HJ13 HK04 HM04 HM07 QQ04 5F140 AA01 AA21 AA39 BA01 BA20 BB01 BB05 BD07 BD09 BE01 BE03 BE07 BE08 BE09 BE10 BF01 BF04 BF41 BF43 BF47 BF60 BG24 BG37 BG46 BH28 BJ07 BJ27 BK09 BK11 BK13 BK23 BK25 BK30 CF05

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 互いに接することなく形成された第１導
    電型のソース領域およびドレイン領域と、ゲート電極と
    ゲート絶縁膜からなるゲート電極領域と、第２導電型の
    チャネル領域とを有する単結晶半導体基板を備え、 上記ソース領域およびドレイン領域と接するように、上
    記ソース領域とドレイン領域との間に形成された第２導
    電型のチャネル領域が、上記ゲート絶縁膜を介して、上
    記ゲート電極と対向しており、 上記第１導電型のソース領域およびドレイン領域と、上
    記第２導電型のチャネル領域と、上記ゲート電極領域と
    が、上記単結晶半導体基板の表面に平行な面内にあるこ
    とを特徴とする半導体装置。
  2. 【請求項２】 互いに接することなく形成された第１導
    電型のソース領域およびドレイン領域と、互いに接する
    ことなく形成された第１,第２の２つのゲート電極領域
    と、第２導電型のチャネル領域とを有する単結晶半導体
    基板を備え、 上記２つのゲート電極領域は、それぞれ、ゲート電極と
    ゲート絶縁膜からなり、 上記第２導電型のチャネル領域は、上記ソース領域およ
    びドレイン領域と接するように、上記ソース領域とドレ
    イン領域との間に形成され、上記ゲート絶縁膜を介し
    て、上記２つのゲート電極領域と対向しており、 上記２つのゲート電極領域は、互いに上記チャネル領域
    を挟んで対向しており、 上記第１導電型のソース領域およびドレイン領域と、上
    記第２導電型のチャネル領域と、上記２つのゲート電極
    領域とが、上記単結晶半導体基板の表面に平行な面内に
    あることを特徴とする半導体装置。
  3. 【請求項３】 請求項１または２に記載の半導体装置に
    おいて、 上記単結晶半導体基板は、ＳＯＩ基板であることを特徴
    とする半導体装置。
  4. 【請求項４】 請求項１乃至３のいずれか１つに記載の
    半導体装置において、 上記ゲート電極が、上記ゲート絶縁膜を介して、上記チ
    ャネル領域に対向する面が、上記単結晶半導体基板の
    ［１１１］面に平行あるいは略平行であることを特徴と
    する半導体装置。
  5. 【請求項５】 請求項１乃至３のいずれか１つに記載の
    半導体装置において、 上記ゲート電極が、上記ゲート絶縁膜を介して、上記チ
    ャネル領域に対向する面が、上記単結晶半導体基板の
    ［１００］面に垂直あるいは略垂直であることを特徴と
    する半導体装置。
  6. 【請求項６】 請求項２に記載の半導体装置において、 さらに、第３のゲート電極を有しており、 上記第３のゲート電極は、ゲート絶縁膜を介して、上記
    チャネル領域に対向しており、上記第３のゲート電極と
    上記チャネル領域は、上記単結晶半導体基板の表面に垂
    直な平面内にあることを特徴とする半導体装置。
  7. 【請求項７】 請求項１乃至６のいずれか１つに記載の
    半導体装置において、 複数のゲート電極が、電気的に接続されていることを特
    徴とする半導体装置。
  8. 【請求項８】 請求項１乃至７のいずれか１つに記載の
    半導体装置において、 複数のゲート電極が互いに対向する電極間隔が、０.３
    μｍ以下であることを特徴とする半導体装置。
  9. 【請求項９】 請求項１乃至８のいずれか１つに記載の
    半導体装置において、 上記ゲート絶縁膜のうち、上記チャネル領域に接する部
    分の厚さが、上記ゲート絶縁膜のうち、上記ソース領域
    およびドレイン領域と接する部分の厚さ以下であること
    を特徴とする半導体装置。
  10. 【請求項１０】 請求項１乃至９のいずれか１つに記載
    の半導体装置において、 上記単結晶半導体基板は、球状の半導体単結晶粒からな
    ることを特徴とする半導体装置。
  11. 【請求項１１】 請求項１乃至１０のいずれか１つに記
    載の半導体装置のうちの少なくとも１つを備えた集積回
    路。
  12. 【請求項１２】 請求項１１に記載の集積回路を備えた
    半導体システム。
  13. 【請求項１３】 シリコン基板のソースドレイン領域と
    なる領域に、フォトリソグラフィーと異方性エッチング
    によって、第１の開口部を形成する第１の開口工程と、 上記第１の開口部に、半導体もしくは導体を堆積するこ
    とによって、上記第１の開口部を埋め込む第１の埋め込
    み工程と、 上記シリコン基板上に堆積した上記半導体もしくは導体
    をエッチバックする第１エッチバック工程と、 ゲート電極を形成する上記シリコン基板上の領域に、フ
    ォトリソグラフィーと異方性エッチングによって、第２
    の開口部を形成する第２の開口工程と、 上記第２の開口部の内壁を酸化して酸化膜を形成した
    後、この酸化膜を除去する酸化膜除去工程と、 上記第２の開口部に、ゲート絶縁膜を形成するゲート絶
    縁膜形成工程と、 上記第２の開口部に、半導体もしくは導体を堆積するこ
    とによって、上記第２の開口部を埋め込む第２の埋め込
    み工程と、 上記シリコン基板上に堆積した上記半導体もしくは導体
    をエッチバックする第２エッチバック工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項１３に記載の半導体装置の製造
    方法において、 上記第２の開口工程と酸化膜除去工程とゲート絶縁膜形
    成工程と第２埋め込み工程と第２エッチバック工程とで
    もって、チャネル領域を挟んで対向する複数のゲート電
    極領域を形成し、 上記第２エッチバック工程は、 上記シリコン基板上に堆積した半導体もしくは導体をエ
    ッチバックにより除去しつつ、 上記チャネル領域を挟んで対向する複数のゲート電極領
    域を上記チャネル領域上でつなぐような上記半導体もし
    くは導体を残して、上部ゲート電極を形成することを特
    徴とする半導体装置の製造方法。
  15. 【請求項１５】 請求項１３または１４に記載の半導体
    装置の製造方法において、 上記第１または第２の埋め込み工程では、少なくとも一
    つの開口部をポリシリコンで埋め込むことを特徴とする
    半導体装置の製造方法。
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