KR20080020695A - 반도체 장치 및 제조 방법 - Google Patents

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Abstract

드레인(110) 측에 인핸스드 게이트-중첩 LDD(GOLD) 및 소스측(108)에 할로 주입 영역(114) 및 웰 주입을 포함하는, ~5V 동작범위를 갖는 반도체. 발명의 실시예에 따른 방법은 기판(101) 상에 놓이는 게이트 전극(106) 및 기판(101) 상에 형성된 저농도로 도핑된 에피택셜층(102)을 형성하는 단계를 포함한다. 고 에너지 주입 영역은 저농도로 도핑된 에피택셜층의 소스측에 웰(116)을 형성한다. 자기 정렬된 할로 주입 영역(114)은 장치(110)의 소스측(108) 상에 그리고 고 에너지 웰 주입(116) 내에 형성된다. 저농도로 도핑된 에피택셜층(102)의 드레인측(110) 상에 주입 영역(112)은 게이트 중첩 LDD(GOLD)를 형성한다. 할로 주입 영역 내 도핑된 영역(108)은 소스(108)를 형성한다. 게이트 중첩 LDD(GOLD) 내의 도핑된 영역(110)은 드레인(110)을 형성한다. 구조는 추가의 마스크들 및 가공단계들 없이 현존 0.13㎛ 공정흐름을 사용하여 딥 서브-마이크로(<0.3㎛) 파워 MOSFET를 제조할 수 있게 한다.
드레인, 소스, 할로 주입 영역, 기판, 에피택셜층

Description

반도체 장치 및 제조 방법{SEMICONDUCTOR DEVICES AND METHOD OF FABRICATION}
본 발명은 일반적으로 반도체 장치들 및 반도체 장치들을 제조하는 방법들에 관한 것으로, 특히 저(low) Rdson을 갖는 딥 서브-미크론(deep submicron) 전계효과 트랜지스터들에 관한 것이다.
집적회로들(IC)들을 형성하기 위한 가공기술들 및 장치의 구조들은 금속 산화물 반도체 전계효과 트랜지스터들(MOSFET), 혹은 간단히 MOS 트랜지스터들이라고 하는, 복수의 상호접속된 전계효과 트랜지스터들(FET)을 사용함으로써 구현된다. 전형적인 MOS 트랜지스터는 제어 전극으로부터 게이트 전극과 전류가 흐를 수 있는 이격되어 있는 소스 및 드레인 전극들을 포함한다. 게이트 전극에 인가되는 제어 전압은 소스전극과 드레인 전극간에 채널을 통해 전류의 흐름을 제어한다. 집적회로들의 복잡도가 증가함에 따라, 더욱 더 MOS 트랜지스터들은 집적회로 기능을 구현하기 위해 필요하다. 따라서, 적합한 크기이고 신뢰성 있게 제조될 수 있는 집적회로를 달성하기 위해 개개의 MOS 트랜지스터들의 크기를 축소시키는 것이 중요해진다. 가장 중요하게, IC의 크기를 감소시키는 것은 웨이퍼 당 IC 칩들의 수를 증가시키며, 이것은 반도체 IC 산업에서 제조비용을 감소시키는 가장 효과적인 방법 이 되었다.
무선 애플리케이션들은 전형적으로, 신호 스윙 범위 및 신호 대 잡음비들 둘 다를 유지하기 위해 ~5V 동작 레벨이 필요로 될 때, 4.5-5.5V 파워 MOSFET를 사용한다. 0.13㎛ 기술에서 딥 서브-미크론 ~5V 파워 MOSFET들에 대한 요건은, (1) 저 Rdson 및 고 구동 전류(50% 이상 스케일링); (2) 저 오프-상태 누설 전류 <l-10 pA/㎛; (3) 핫 캐리어 주입(HCI) 손상에 대한 고 신뢰도; 및 (4) 0.18㎛ 내지 0.13㎛ CMOS 플랫폼들에서 공정흐름들의 제약이다.
현 상태들 하에서, 0.13㎛ 기술 플랫폼에서 딥 서브-미크론 ~5V 파워 MOSFET들의 제조는 0.5㎛(혹은 그 이상) 플랫폼들에 대해 널리 사용되는 종래의 구조들이 채택된다면 큰 도전에 직면할 수도 있을 것이다. 예를 들면, 종래의 저농도로 도핑된 드레인(LDD)을 구비한 종래의 스페이서 기반 MOSFET들은 HCI 손상에 의해 야기되는 신뢰성 문제들에 기인하여 ~0.5㎛의 채널 길이 한계를 갖는다. 5V에서 동작될 때 손상을 충분히 감소시키기 위해서, 게이트 길이는 0.5㎛ 이상으로 증가해야 할 것이다. 또한, 종래의 할로-소스(halo-source)(HS-GOLD) 및 게이트-중첩 LDD 드레인(GOLD) MOSFET들은 딥 서브-미크론까지 축소될 수 있으나, 동작전압은 HIC 및 펀치스루 문제들 둘 다에 기인하여 3.5V 미만으로 낮아져야 한다. 더 나은 HCI 수행은 더 긴 GOLD를 요구하는데, 이것은 가외의 열 드라이브-인(drive-in) 사이클들을 요구한다. 이것은 열 버젯(budget)이 매우 제한된 0.13㎛ CMOS 공정 흐름에서는 가능하지 않다.
종래의 LDMOS(Lateral double diffused MOS)는 보다 높은 전압에서 동작할 수 있으나, 제조공정에서 2가지 주된 어려움들은 딥 서브-미크론 영역까지 LDMOS를 축소하지 못하게 한다. 한 유형의 LDMOS 가공에서, 채널길이는 비-자기 정렬된 이온 주입에 의해 정의된다. 오정렬 공차들에 대한 리소그래피 요건들을 충족시키기 위해서, 충분한 마진이 고려되어야 하는데, 이것은 이러한 유형의 LDMOS에 대해서 ~0.5㎛의 제한을 설정한다. 제2 유형의 LDMOS 가공에서, 채널 도핑은 먼저 마스크로서 작용하는 폴리 게이트를 사용하여 자기-정렬된 주입에 의해서, 그리고 이어서 채널에 도펀트를 확산시키기 위해서 후속되는 열 드라이브-인에 의해 수행된다. 이러한 유형의 LDMOS가 보다 작은 장치를 제공할지라도, 가외의 열 드라이브-인 사이클의 사용은 열 버젯이 매우 제한된 0.13㎛ CMOS 공정 흐름에 호환되지 않는다. 통상적으로 이러한 유형의 LDMOS는 어떠한 진보된 CMOS 기반의 기술 플랫폼으로도 제조될 수 없을 수 있다.
0.5㎛ 플랫폼들에서 사용되는 ~5V MOSFET들을 위한 종래의 구조들은 제조 가공 문제들(열 버젯 혹은 오정렬)에 기인해서 혹은 장치 신뢰성 문제들(HCI 혹은 펀치스루)에 기인해서 0.5㎛ 미만까지 스케일링할 수 없는 것으로 결론이 내려진다. 따라서, 새로운 유형의 딥 서브-미크론 반도체 장치, 특히 ~5V의 동작전압을 가진 딥 서브-미크론 MOSFET를 제공하는 것이 바람직하다. 또한, 0.13㎛ 기술 플랫폼에서 형성할 때 어떠한 추가되는 공정단계들도 초래함이 없이 ~5V 범위에서 동작할 수 있게 하는 딥 서브-미크론 파워 MOSFET에 대한 방법을 제공하는 것이 바람직하다. 또한, 본 발명의 이외 다른 바람직한 특징들 및 특성들은 첨부한 도면들 및 발명의 본 배경과 함께 취해진, 발명의 다음의 상세한 설명 및 첨부된 청구항들로부 터 명백하게 될 것이다.
본 발명은 동일 구성요소에 동일 참조부호를 사용한 다음의 도면들과 함께 이하 기술될 것이다.
도 1은 발명의 실시예에 따른 반도체 장치를 개략적으로 단면도로 도시한 것이다.
도 2-8은 도 1의 반도체 장치를 제조하기 위한 발명의 실시예에 따른 방법의 단계들을 개략적으로 단면도로 도시한 것이다.
발명의 다음의 상세한 설명은 사실상 단지 예시적인 것이며 발명 혹은 발명의 적용 및 용도들을 제한하려는 것은 아니다. 또한, 발명의 앞의 배경 혹은 발명의 다음의 상세한 설명에 제시된 어떠한 이론에 의해서도 국한될 의도는 없다.
도 1은 발명의 실시예에 따라 MOS 트랜지스터(100)를 단면도로 개략적으로 도시한 것이다. MOS 트랜지스터(100)는 실리콘 기판(101)의 표면 상에 형성된 매우 저농도로 도핑된 에피택셜(EPI) 층(102)을 포함한다. 게이트 절연체(104)는 EPI 표면 상에 형성된다. 게이트 전극(106)은 게이트 절연체(104) 상에 형성된다. 소스 영역(108) 및 드레인 영역(110)은 n-채널 MOS 트랜지스터용으로 비소 혹은 인, 혹은 p-채널 MOS 트랜지스터용의 붕소와 같이 도펀트들을 결정하는 적합한 불순물을 도입함으로써 에피택셜층(102)에 형성된다. 게이트 중첩 LDD(GOLD) 영역(112)은 드레인(110)에 형성된다. 할로(펀치스루) 주입 영역(114)은 소스(108)에 형성된다. GOLD 영역(112)와 할로 주입 영역(114)을 분리함으로써, 핫 캐리어 신뢰도와, 드레인에 유발되는 장벽(barrier)이 낮아지는(DIBL) 효과들에 기인한 표면(채널) 펀치스루에 대한 내성에 대한 독립적인 최적화가 달성된다.
MOS 트랜지스터(100)는 게이트 전극(106)의 소스측 에지에 형성되고 정렬된 p-웰(p-well; 116)을 더 포함한다. 복수의 스페이서들(120)이 게이트 전극(106)에 주위에 제공된다. MOS 트랜지스터(100)에서 매우 저농도로 도핑된 에피택셜층(102)의 사용은 HCI 손상에 대한 내성을 현저하게 향상시키며 p-웰(116)의 추가는 소스와 드레인간에 벌크 펀치스루를 방지한다. 일측에 p-웰과 소스측 할로 주입 영역을 결합함으로써, 표면 및 벌크 펀치스루 둘 다가 방지되며, Vd ~ 5V에서 오프-상태 누설 전류가 현저하게 감소된다. MOS 트랜지스터(100)는 진보된 0.13㎛ 기술에서 딥 서브-미크론(<0.3㎛) ~5V 파워 MOSFET로서 제조된다. 제조는 표준 0.13㎛ 공정 흐름들에서 사용되는 것들 이상으로 어떠한 추가의 공정단계들 혹은 마스크층들이 요구되지 않기 때문에 비용효율적이다. 신규의 구조로부터, 누설전류가 낮게 유지되면서도 극단적으로 낮은 Rdson이 얻어질 수 있다.
도 2-8은 발명의 일 실시예에 따라, MOS 트랜지스터(100)와 같은 반도체 장치를 제조하는 방법의 단계들을 도시한 것이다. 도 2-8은 MOS 트랜지스터(100)를 위한 도핑의 특정한 유형들 및 레벨들을 도시한 것이다. 이 개시된 바에 의해서 반대 도핑 유형들 및 가변 도핑 레벨들이 예상될 것임을 알 것이다. 도 2-8에 도시된 바와 같은 MOS 트랜지스터(100)는 N-채널 MOS 트랜지스터이나, 도펀트 유형들을 결정하는 불순물을 적합히 변경하여 P-채널 MOS 트랜지스터를 제공하기 위해 유사한 방법의 단계들이 사용될 수 있다. 마찬가지로, 상보 MOS(CMOS) 트랜지스터들을 제조하기 위해 유사한 방법이 사용될 수 있다. MOS 트랜지스터들의 제조에 여러 단계들은 공지되어 있고, 따라서, 간결하게 하기 위해서, 많은 종래의 단계들은 간략하게만 언급되거나 공지된 공정 상세들을 제공함이 없이 완전히 생략될 것이다. "MOS 장치"라는 용어가 금속 게이트 전극 및 산화물 게이트 절연체를 구비한 장치를 적합하게 언급할지라도, 이 용어는 반도체 기판 상에 배치될 게이트 절연체(산화물이든 아니면 이외 다른 절연체이든) 상에 배치되는 도전성 게이트 전극을 포함하는 어떠한 반도체 장치든 지칭하는데 사용될 것이다.
도 2는 발명의 실시예에 따른 MOS 트랜지스터(100)의 제조를 도시한 것으로 공정은 저농도로 도핑된 에피택셜층(102)이 위에 형성된 반도체 기판을 제공하는 것부터 시작한다. 이 바람직한 실시예에서, 에피택셜층(102)은 이를테면 붕소로 ~2xlO14/cm3 내지 ~2xlO15/cm3의 농도로, 매우 저농도로 p-도핑된다. 에피택셜층(102)은 전형적인 P-기판과 비교해서, 향상된 HIC 억제를 제공한다.
도 3은 P-웰(116)의 제조를 도시한 것이다. P-웰(116)은 NMOS(100)를 형성할 때 붕소의 고 에너지 주입에 의해 형성된다(화살표 123로 나타낸 바와 같이). 대안적 실시예에서, p-웰(116)은 PMOS를 형성하기 위해 인의 고 에너지 주입에 의해 형성되는 n-웰에 의해 대체된다. P-웰(116)은 lxlO17/cm3 내지 8xlO17/cm3의 범위의 적합한 농도로 도핑되며, 도핑 농도가 높을수록 벌크 펀치스루를 방지하는 p-웰(116)의 능력이 더 나아진다. p-웰(116)의 고 에너지 주입을 준비하기 위해서, 도 3에 도시된 바와 같이 포토레지스트(122) 층이 에피택셜층(102)의 부분 상에 증착된다. 일단 p-웰(116)이 형성되었으면, 포토레지스트(122)는 제거된다.
도 4는 저농도로 도핑된 에피택셜층(102)의 표면 상에 형성된 게이트 절연체(104)를 도시한 것이다. 게이트 절연체(104)는 산화 분위기에서 기판(102)을 가열함으로써 형성되는 열적으로 성장된 이산화실리콘이거나, 산화실리콘, 질화실리콘, 실리콘 옥시나이트라이드, 고 유전상수 절연체로서 이를테면 HfSiO, 등과 같은 증착된 절연체일 수 있다. 증착된 절연체들은 화학기상증착(CVD), 저압 화학기상증착(LPCVD), 플라즈마 인핸스드 화학기상증착(PECVD), 혹은 원자층 증착(ALD)에 의해 증착될 수 있다. 게이트 절연체(104)는 전형적으로 게이트 및 드레인 동작전압에 따라 1-50 나노미터(nm) 두께이다.
발명의 일 실시예에 따라서, 다음에 바람직하게는 다결정질 실리콘층이 게이트 절연체(104) 상에 증착된다. 다결정질 실리콘층은 불순물이 도핑된 층으로서 증착될 수 있으나, 바람직하게는 도핑되지 않은 다결정질 실리콘으로서 증착되고 이어서 이온 주입에 의해 불순물이 도핑된다. 후속하여 다결정질 실리콘을 패터닝하는데 도움이 되게 다결정질 실리콘의 표면 상에 산화실리콘, 혹은 실리콘 옥시나이트라이드와 같은 하드 마스크 물질(도시생략)이 증착될 수 있다. 다결정질 물질은 실란(SiH4)의 수소환원에 의해 LPCVD에 의해서 약 100nm의 두께로 증착될 수 있다. 하드 마스크 물질은 역시 LPCVD에 의해서, 약 50nm의 두께로 증착될 수 있다.
하드 마스크층, 이 밑에 다결정질 실리콘층 및 이 밑에 게이트 절연체 층(104)은 도 4에 도시된 바와 같이 게이트 전극(106)을 형성하기 위해서 포토리소그래피로 패터닝된다. 바람직하게 게이트 전극(106)은 MOS 트랜지스터(100)가 일부가 되는 집적회로를 설계하는데 사용되는 설계 규칙들에 의해 허용가능한 최소 선폭과 동일한 폭을 갖는다. 다결정질 실리콘 및 게이트 절연체는 예를 들면 Cl 혹은 HBr/O2 화합물로 플라즈마 에칭에 의해서 요망되는 패턴으로 에칭될 수 있고, 하드 마스크는 예를 들면 CHF3, CF4, 혹은 SF6 화합물로 플라즈마 에칭에 의해 에칭될 수 있다.
도 5를 참조하면, 복수의 포토레지스트들(124) 및 리소그래피 단계들을 사용한 표준 포토리소그래피 가공이 할로 주입 영역(114)을 제조하기 위해 수행된다. 할로 주입 영역(114)은 장치(10)에서 소스 확장부로서 작용한다. 포토레지스트들(124)의 증착에 이어, MOS 트랜지스터(100)에 경사(angled) 단향 이온 주입 공정이 적용된다. 바람직하게, 경사 단향 이온 주입은, 할로 주입 영역(114)이 에피택셜층(102)보다 더 고농도로 도핑되는 것을 제외하고는, 이를테면 게르마늄(Ge), 비소(As), 인(P), 붕소(B), 등과 같은 에피택셜층(102)과 동일한 도핑 물질의 이온들을 사용하여 수행된다. 이 바람직한 실시예에서 할로 주입 영역(114)은 ~5E18cm3 내지 ~6E18 cm3의 범위의 농도 레벨로 붕소 이온들로 도핑된다. 이 바람직한 실시예에서 이온 주입 공정은 에피택셜층(102)의 표면(103)에 수직한 축으로부터 예각 a로 MOS 트랜지스터(100)의 표면(103)(즉, 소스 영역에 가장 가까운 표면)에 지향된 붕 소 이온들을 사용한다. 바람직하게, 각도 a는 적어도 약 7도만큼 크고 약 90도 미만이다. 이 바람직한 실시예에서, 할로 주입 영역(114)을 형성하기 위해 45-60도 사이에서 경사 각 주입이 수행된다. 이 바람직한 실시예에서, 붕소 이온들은 약 30KeV의 에너지로 그리고 약 5x1018/cm3의 주입 도핑 농도로 주입될 수 있다. 이온 주입은 단향이고 어떤 각도의 방위로 있기 때문에, 이온들은 이온들의 소스에 노출 혹은 면하는 MOS 트랜지스터(100)의 영역에 주입될 것임을 알 것이다. 경사 주입은 게이트 전극(106)의 소스측으로 지향되고, 마스크로서 작용하는 게이트 전극(106)에 기인하여, 할로라고 하는 포켓 영역을 형성한다. 또한, 게이트 전극(106)은 할로 주입 영역(114)의 자기 정렬을 제공한다. 할로 주입 영역(114)은 앞에서 언급한 할로 주입 영역(104)이 매우 고농도로 도핑되는 것을 제외하고는, 에피택셜층(102)과 동일한 도핑 물질로 형성된다. 할로 주입 영역(114)의 형성에 이어, 소스 확장부(도시생략)은 ~5xl018/cm3 to ~6xlO18/cm3 범위의 주입 도핑 농도 레벨로 약 30Kev의 에너지로 0도의 각도로 주입되는 인 물질로 형성된다. 다음에, 포토레지스트들(124)이 제거된다.
도 6을 참조하면, 장치(100)의 드레인측 상에, 자기 정렬되는 저농도로 도핑되는 드레인(LDD) 주입(112)의 형성을 제공하기 위해서 복수의 포토레지스트들(126) 및 리소그래피 단계들을 사용한 표준 포토리소그래피 가공이 수행된다. LDD 주입(112)은 게이트 중첩 LDD(GOLD)이며 우수한 핫 캐리어 신뢰도를 제공한다. LDD 주입(112)은 약 30 KeV의 에너지 및 ~1xl018/cm3 내지 ~6xlO18/cm3 범위의 주입 도핑 농도 레벨로 주입될 수 있는 인 물질로 형성된다. 게이트 전극(106)은 LDD 주입(112)의 주입동안 마스크로서 작용하며 DLL 주입(112)의 자기 정렬을 제공한다. LDD 주입(112)의 형성에 이어, 포토레지스트들(126)은 제거된다.
게이트 전극(106)의 패터닝 및 할로 주입 영역(114)과 LDD 주입(112)의 형성에 이어, 도 7에 도시된 바와 같이 절연 스페이서들(120)을 형성하기 위해 게이트 전극(106) 주위에 얇은 질화층이 증착되어 에칭된다. 다음에 장치(100)의 특성들을 개선하고 채널영역(128) 내에 LDD 주입(112)을 더욱 확산시키기 위해서 급속 열 어닐링(RTA) 단계가 수행된다. 급속 열 어닐링 단계 동안에, 할로 주입 영역(114)은 채널영역(128) 내로 더욱 확산할 수 있음을 알 것이다. 채널영역(128)은 소스 영역(108)과 드레인 영역(110)간 에피택셜층 영역으로서 정의된다.
게이트 전극(106) 및 절연 스페이서들(120)은 도 8에 도시된 바와 같이, 에피택셜층(102) 내에 소스 영역(108) 및 드레인 영역(110)을 형성하기 위해 이온 주입 마스크로서 사용될 수 있다. 게이트 전극(106) 및 절연 스페이서들(120)을 이온 주입 마스크로서 사용함으로써, 소스 영역(108), 드레인 영역(110), 및 채널(128)은 게이트 전극(106)과 자기 정렬된다. N-채널 MOS 트랜지스터에 있어서 소스 영역 및 드레인 영역은 바람직하게는 비소 이온들을 주입함으로써 형성되나, 인 이온들이 사용될 수도 있을 것이다. 소스 영역(108) 및 드레인 영역(110)은 얕고 바람직하게는 약 20nm 미만 및 가장 바람직하게는 약 5-10nm 미만의 접합 깊이를 가지며 약 스퀘어 당 10 오옴으로 고농도로 불순물이 도핑된다.
반도체 기판을 포함하는 반도체 장치를 제공하는 방법이 제공되는데, 이 방 법은 반도체 기판을 포함하는 반도체 장치 제조 방법에 있어서, 제1 도핑된 웰을 형성하기 위해 상기 기판 내 영역에 불순물을 도핑하는 단계; 제2 도핑된 웰을 형성하기 위해 상기 제1 도핑된 웰의 부분 내 영역에 불순물을 도핑하는 단계; 상기 기판 표면 위에 놓이는 게이트 전극을 형성하는 단계로서, 이들 사이에 게이트 유전체가 형성되는, 단계; 상기 실리콘 기판의 상기 표면에 수직한 축으로부터 제로보다 더 큰 각도로 상기 제2 도핑된 웰 내에 선택적으로 불순물 이온을 주입하는 단계로서, 상기 불순물 이온은 상기 게이트 전극과 자기 정렬되어 상기 기판의 소스측 상에 할로 주입 영역을 형성하는 것인, 단계; 상기 게이트 전극과 자기 정렬로 그리고 상기 기판의 드레인측 상에 저농도로 도핑된 드레인(LDD) 주입을 형성하기 위해 상기 제1 도핑된 웰 내 영역에 불순물을 도핑하는 단계; 상기 할로 주입 영역 내 영역에 불순물을 주입하는 단계; 및 상기 저농도로 도핑된 드레인 주입(LDD) 내 영역에 불순물을 도핑하는 단계를 포함한다. 상기 기판 내 영역을 불순물로 도핑하는 단계는 게르마늄(Ge), 비소(As), 인(P), 및 붕소(B)로 구성된 그룹에서 선택된 물질을 포함하는 이온들을 주입하는 단계를 포함한다. 선택적으로 상기 제2 도핑된 웰 내에 불순물 이온을 주입하는 상기 단계는 게르마늄(Ge), 비소(As), 인(P), 및 붕소(B)로 구성된 그룹에서 선택된 물질을 포함하는 이온들을 주입하는 단계를 포함한다. 제1 도핑된 웰을 형성하기 위해 상기 기판 내 영역에 불순물을 도핑하는 상기 단계는 lxlO15/cm3의 주입 농도로 붕소를 주입하는 단계를 포함한다. 제2 도핑된 웰을 형성하기 위해 상기 제1 도핑된 웰의 부분 내 영역에 불순물을 도핑하는 상기 단계는 15K 내지 500 Kev의 에너지 및 1x1O17/cm3 내지 2xlO18/cm3 범위의 주입 농도로 붕소를 연쇄 주입하는 단계를 포함한다. 선택적으로 상기 제2 도핑된 웰 내로 불순물 이온을 주입하는 상기 단계는 30KeV의 에너지 및 5x1O18/cm3 내지 6xlO18/cm3 범위의 주입 농도로 붕소를 주입하는 단계를 포함한다. 저농도로 도핑된 드레인(LDD) 주입을 형성하기 위해 상기 제1 도핑된 웰 내 영역을 불순물로 도핑하는 상기 단계는 30KeV의 에너지 및 1x1O18/cm3 내지 5xlO18/cm3 범위의 주입 농도로 붕소를 주입하는 단계를 포함한다. 상기 할로 주입 영역 내 영역을 불순물로 도핑하는 상기 단계는 소스를 형성하는 단계를 포함하고 상기 저농도로 도핑된 드레인(LDD) 주입 내 불순물 도핑된 영역을 형성하는 상기 단계는 드레인 영역을 형성하는 단계를 포함한다.
또한, 반도체 기판을 포함하는 반도체 장치를 제조하는 방법이 제공되는데, 이 방법은 반도체 기판을 포함하는 반도체 장치 제조 방법에 있어서, 상기 기판의 상기 표면 상에 도핑된 에피택셜층을 형성하기 위해 도핑 물질을 증착하는 단계; 도핑된 웰을 형성하기 위해 상기 도핑된 에피택셜층 내 불순물 도핑된 영역을 주입하는 단계; 상기 기판의 표면 위에 놓이는 게이트 전극을 형성하는 단계로서, 이들 사이에 게이트 유전체가 형성되는, 단계; 상기 실리콘 기판의 상기 표면에 수직한 축으로부터 제로보다 더 큰 각도로 상기 도핑된 웰 내에 선택적으로 불순물 이온을 주입하는 단계로서, 상기 불순물 이온은 상기 게이트 전극과 자기 정렬되어 상기 기판의 소스측 상에 할로 주입 영역을 형성하는 것인, 단계; 상기 게이트 전극과 자기 정렬로 그리고 상기 기판의 드레인측 상에 저농도로 도핑된 드레인(LDD) 주입을 형성하기 위해 상기 제1 도핑된 에피택셜층에 불순물 도핑된 영역을 주입하는 단계; 상기 게이트 전극 주위에 절연 스페이서를 형성하는 단계; 상기 할로 주입 영역에 소스 영역을 주입하는 단계; 및 상기 저농도로 도핑된 드레인 주입(LDD)에 드레인 영역을 주입하는 단계를 포함한다. 선택적으로 상기 도핑된 웰 내에 불순물 이온을 주입하는 상기 단계는 게르마늄(Ge), 비소(As), 인(P), 및 붕소(B)로 구성된 그룹에서 선택된 물질을 포함하는 이온들을 주입하는 단계를 포함한다. 도핑된 에피택셜층을 형성하기 위해 도핑 물질을 증착하는 상기 단계는 2xl014 내지 2xlO15/cm3의 농도로 붕소를 증착하는 단계를 포함한다. 도핑된 웰을 형성하기 위해 상기 도핑된 에피택셜층의 불순물 도핑된 영역을 주입하는 상기 단계는 30 Kev의 에너지 및 1x1O17/cm3 내지 2xlO18/cm3 범위의 주입 농도로 붕소를 주입하는 단계를 포함한다. 선택적으로 상기 도핑된 웰 내로 불순물 이온을 주입하는 상기 단계는 30KeV의 에너지 및 5x1O18/cm3 내지 6xlO18/cm3 범위의 주입 농도로 붕소를 주입하는 단계를 포함한다. 저농도로 도핑된 드레인(LDD) 주입을 형성하기 위해 상기 도핑된 에피택셜층 내 불순물 도핑된 영역을 주입하는 상기 단계는 30KeV의 에너지 및 1x1O18/cm3 내지 5xlO18/cm3 범위의 주입 농도로 붕소를 주입하는 단계를 포함한다.
마지막으로, 표면을 구비하는 반도체 기판을 포함하는 반도체 장치에 있어 서, 상기 기판의 상기 표면 상에 형성된 도핑된 에피택셜층; 상기 도핑된 에피택셜층 위에 놓이게 배치된 게이트 전극; 상기 도핑된 에피택셜층 내에 배치되고 상기 게이트 전극으로부터 부분적으로 벗어난(offset) 제1 불순물 도핑된 영역; 상기 제1 불순물 도핑된 영역 내 배치된 제2 불순물 도핑된 영역; 상기 도핑된 에피택셜층 내에 배치되고 상기 게이트 전극으로부터 부분적으로 벗어난 제3 불순물 도핑된 영역; 상기 제2 불순물 도핑된 영역 내 형성된 소스 영역; 및 상기 제3 불순물 도핑된 영역 내 형성된 드레인 영역을 포함하는, 반도체 장치가 제공된다. 도핑된 에피택셜층은 2xlO15/cm3의 도핑 농도를 갖는다. 상기 제1 불순물 도핑된 영역은 상기 도핑된 에피택셜층에 형성된 웰 영역이며 lxl017/cm3 내지 8xlO17/cm3 범위의 도핑 농도를 갖는다. 상기 제2 불순물 도핑된 영역은 할로 주입 영역이며 5xl010/cm3 내지 6xlO18/cm3 범위의 도핑 농도를 갖는다. 상기 제3 불순물 도핑된 영역은 게이트가 중첩된 저농도로 도핑된 드레인(GOLD)이며 lxl018/cm3 내지 5xlO18/cm3 범위의 도핑 농도를 갖는다. 게르마늄(Ge), 비소(As), 인(P), 및 붕소(B)로 구성된 그룹에서 선택된 도핑 물질은 상기 도핑된 에피택셜층, 상기 제1 불순물 도핑된 영역, 상기 제2 불순물 도핑된 영역, 상기 제3 불순물 도핑된 영역, 상기 소스 영역 및 상기 드레인 영역을 위한 도핑을 제공한다.
적어도 한 실시예 및 제조 방법이 발명의 전술한 상세한 설명에 제시되었지만, 많은 수의 변형들이 존재함을 알 것이다. 실시예 혹은 실시예들은 단지 예들이 며 어떠한 식으로든 발명의 범위, 적용성, 혹은 구성을 제한하려는 것은 아님을 또한 알 것이다. 그보다는, 앞에 상세한 설명은 당업자들에게 발명의 실시예를 구현하기 위한 편리한 로드 맵을 제공할 것이며, 첨부된 청구항들 및 이들의 적법한 등가물들에 개시된 발명의 범위 내에서 여러 가지 변경들이 실시예에 기술된 요소들의 기능 및 배열에 행해질 수 있음을 알 것이다.

Claims (20)

  1. 반도체 기판을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    제1 도핑된 웰(well)을 형성하기 위해 상기 기판 내 영역에 불순물을 도핑하는 단계;
    제2 도핑된 웰을 형성하기 위해 상기 제1 도핑된 웰의 부분 내 영역에 불순물을 도핑하는 단계;
    상기 기판의 표면 위에 놓이는 게이트 전극을 형성하는 단계로서, 이들 사이에 게이트 유전체가 형성되는, 상기 게이트 전극 형성 단계;
    상기 실리콘 기판의 상기 표면에 수직한 축으로부터 제로(0)보다 더 큰 각도로 상기 제2 도핑된 웰 내에 선택적으로 불순물 이온을 주입하는 단계로서, 상기 불순물 이온은 상기 게이트 전극과 자기 정렬되어 상기 기판의 소스측 상에 할로 주입 영역을 형성하는, 상기 불순물 이온 주입 단계;
    상기 게이트 전극과 자기 정렬되어 상기 기판의 드레인측 상에 저농도로 도핑된 드레인(LDD) 주입을 형성하기 위해 상기 제1 도핑된 웰 내 영역에 불순물을 도핑하는 단계;
    상기 할로 주입 영역 내 영역에 불순물을 도핑하는 단계; 및
    상기 저농도로 도핑된 드레인 주입(LDD) 내 영역에 불순물을 도핑하는 단계를 포함하는, 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 기판 내 영역에 불순물을 도핑하는 상기 단계는 게르마늄(Ge), 비소(As), 인(P), 및 붕소(B)로 구성된 그룹에서 선택된 물질을 포함하는 이온들을 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 제2 도핑된 웰 내에 선택적으로 불순물 이온을 주입하는 상기 단계는 게르마늄(Ge), 비소(As), 인(P), 및 붕소(B)로 구성된 그룹에서 선택된 물질을 포함하는 이온들을 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  4. 제1항에 있어서, 제1 도핑된 웰을 형성하기 위해 상기 기판 내 영역에 불순물을 도핑하는 상기 단계는 lxlO15/cm3의 주입 농도로 붕소를 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  5. 제1항에 있어서, 제2 도핑된 웰을 형성하기 위해 상기 제1 도핑된 웰의 부분 내 영역에 불순물을 도핑하는 상기 단계는 15K 내지 500 Kev의 에너지 및 1x1O17/cm3 내지 2xlO18/cm3 범위의 주입 농도로 붕소를 연쇄 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 제2 도핑된 웰 내에 선택적으로 불순물 이온을 주입하 는 상기 단계는 30KeV의 에너지 및 5x1O18/cm3 내지 6xlO18/cm3 범위의 주입 농도로 붕소를 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  7. 제1항에 있어서, 저농도로 도핑된 드레인(LDD) 주입을 형성하기 위해 상기 제1 도핑된 웰 내 영역에 불순물을 도핑하는 상기 단계는 30KeV의 에너지 및 1x1O18/cm3 내지 5xlO18/cm3 범위의 주입 농도로 붕소를 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  8. 제1항에 있어서, 상기 할로 주입 영역 내 영역에 불순물을 도핑하는 상기 단계는 소스 영역(source region)을 형성하는 단계를 포함하고, 상기 저농도로 도핑된 드레인(LDD) 주입 내 불순물 도핑된 영역을 형성하는 상기 단계는 드레인 영역을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  9. 반도체 기판을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    상기 기판의 표면 상에 도핑된 에피택셜층(epitaxial layer)을 형성하기 위해 도핑 물질을 증착하는 단계;
    도핑된 웰을 형성하기 위해 상기 도핑된 에피택셜층에 불순물 도핑된 영역을 주입하는 단계;
    상기 기판의 표면 위에 놓이는 게이트 전극을 형성하는 단계로서, 이들 사이 에 게이트 유전체가 형성되는, 상기 게이트 전극 형성 단계;
    상기 실리콘 기판의 상기 표면에 수직한 축으로부터 제로보다 더 큰 각도로 상기 도핑된 웰 내에 선택적으로 불순물 이온을 주입하는 단계로서, 상기 불순물 이온은 상기 게이트 전극과 자기 정렬되어 상기 기판의 소스측 상에 할로 주입 영역을 형성하는, 상기 불순물 이온 주입 단계;
    상기 게이트 전극과 자기 정렬되어 상기 기판의 드레인측 상에 저농도로 도핑된 드레인(LDD) 주입을 형성하기 위해 상기 도핑된 에피택셜층에 불순물 도핑된 영역을 주입하는 단계;
    상기 게이트 전극 주위에 절연 스페이서(spacer)를 형성하는 단계;
    상기 할로 주입 영역에 소스 영역을 주입하는 단계; 및
    상기 저농도로 도핑된 드레인 주입(LDD)에 드레인 영역을 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 도핑된 웰 내에 선택적으로 불순물 이온을 주입하는 상기 단계는 게르마늄(Ge), 비소(As), 인(P), 및 붕소(B)로 구성된 그룹에서 선택된 물질을 포함하는 이온들을 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  11. 제9항에 있어서, 도핑된 에피택셜층을 형성하기 위해 도핑 물질을 증착하는 상기 단계는 2xl014 내지 2xlO15/cm의 농도로 붕소를 증착하는 단계를 포함하는, 반 도체 장치 제조 방법.
  12. 제9항에 있어서, 도핑된 웰을 형성하기 위해 상기 도핑된 에피택셜층에 불순물 도핑된 영역을 주입하는 상기 단계는 30 Kev의 에너지 및 1x1O17/cm3 내지 2xlO18/cm3 범위의 주입 농도로 붕소를 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  13. 제9항에 있어서, 상기 도핑된 웰 내에 선택적으로 불순물 이온을 주입하는 상기 단계는 30KeV의 에너지 및 5x1O18/cm3 내지 6xlO18/cm3 범위의 주입 농도로 붕소를 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  14. 제9항에 있어서, 저농도로 도핑된 드레인(LDD) 주입을 형성하기 위해 상기 도핑된 에피택셜층에 불순물 도핑된 영역을 주입하는 상기 단계는 30KeV의 에너지 및 1x1O18/cm3 내지 5xlO18/cm3 범위의 주입 농도로 붕소를 주입하는 단계를 포함하는, 반도체 장치 제조 방법.
  15. 표면을 갖는 반도체 기판을 포함하는 반도체 장치에 있어서,
    상기 기판의 상기 표면 상에 형성된 도핑된 에피택셜층;
    상기 도핑된 에피택셜층 위에 놓이게 배치된 게이트 전극;
    상기 도핑된 에피택셜층 내에 배치되고 상기 게이트 전극으로부터 부분적으로 벗어난(offset) 제1 불순물 도핑된 영역;
    상기 제1 불순물 도핑된 영역 내에 배치된 제2 불순물 도핑된 영역;
    상기 도핑된 에피택셜층 내에 배치되고 상기 게이트 전극으로부터 부분적으로 벗어난 제3 불순물 도핑된 영역;
    상기 제2 불순물 도핑된 영역에 형성된 소스 영역; 및
    상기 제3 불순물 도핑된 영역에 형성된 드레인 영역을 포함하는, 표면을 갖는 반도체 기판을 포함하는 반도체 장치.
  16. 제14항에 있어서, 상기 도핑된 에피택셜층은 2xlO15/cm3의 도핑 농도를 갖는, 표면을 갖는 반도체 기판을 포함하는 반도체 장치.
  17. 제14항에 있어서, 상기 제1 불순물 도핑된 영역은 도핑된 에피택셜층에 형성된 웰 영역이며 lxl017/cm3 내지 8xlO17/cm3 범위의 도핑 농도를 갖는, 표면을 갖는 반도체 기판을 포함하는 반도체 장치.
  18. 제14항에 있어서, 상기 제2 불순물 도핑된 영역은 할로 주입 영역이며, 5xl018/cm3 내지 6xlO18/cm3 범위의 도핑 농도를 갖는, 표면을 갖는 반도체 기판을 포 함하는 반도체 장치.
  19. 제14항에 있어서, 상기 제3 불순물 도핑된 영역은 게이트가 중첩된 저농도로 도핑된 드레인(GOLD)이며 lxl018/cm3 내지 5xlO18/cm3 범위의 도핑 농도를 갖는, 표면을 갖는 반도체 기판을 포함하는 반도체 장치.
  20. 제14항에 있어서, 게르마늄(Ge), 비소(As), 인(P), 및 붕소(B)로 구성된 그룹에서 선택된 도핑 물질은 도핑된 에피택셜층, 제1 불순물 도핑된 영역, 제2 불순물 도핑된 영역, 제3 불순물 도핑된 영역, 소스 영역 및 드레인 영역에 도핑을 제공하는, 표면을 갖는 반도체 기판을 포함하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102251761B1 (ko) * 2019-11-27 2021-05-14 현대모비스 주식회사 전력 반도체 소자

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7776700B2 (en) * 2007-01-04 2010-08-17 Freescale Semiconductor, Inc. LDMOS device and method
US20100164018A1 (en) * 2008-12-30 2010-07-01 Ming-Cheng Lee High-voltage metal-oxide-semiconductor device
JP5471320B2 (ja) * 2009-11-09 2014-04-16 富士通セミコンダクター株式会社 半導体装置とその製造方法
CN102376574B (zh) * 2010-08-09 2014-11-12 上海华虹宏力半导体制造有限公司 半导体器件的制造方法
CN102931140B (zh) * 2011-08-09 2017-09-12 长沙艾尔丰华电子科技有限公司 一种非自对准工艺形成的半导体器件及其方法
CN103177941B (zh) * 2011-12-20 2015-09-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
JP2014036082A (ja) * 2012-08-08 2014-02-24 Renesas Electronics Corp 半導体装置およびその製造方法
CN103811315B (zh) * 2012-11-07 2016-09-28 中国科学院微电子研究所 半导体器件及其制造方法
US9059276B2 (en) * 2013-05-24 2015-06-16 International Business Machines Corporation High voltage laterally diffused metal oxide semiconductor
CN107026199A (zh) * 2016-02-02 2017-08-08 立锜科技股份有限公司 具有双阱的金属氧化物半导体元件及其制造方法
CN107293543A (zh) * 2016-04-01 2017-10-24 立锜科技股份有限公司 具有双阱的金属氧化物半导体元件及其制造方法
JP2018125518A (ja) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 トランジスタ、製造方法
CN108807379B (zh) * 2017-05-05 2021-08-27 立锜科技股份有限公司 具有可调整临界电压的高压耗尽型mos元件及其制造方法
EP3404722B1 (en) * 2017-05-17 2021-03-24 Nxp B.V. Method of making a semiconductor switch device
TWI673879B (zh) 2018-09-27 2019-10-01 立錡科技股份有限公司 高壓元件及其製造方法
CN111613533B (zh) * 2019-02-26 2024-04-30 上海积塔半导体有限公司 制作非对称低中压器件的方法及非对称低中压器件
CN111446298B (zh) * 2020-04-10 2023-10-20 上海华虹宏力半导体制造有限公司 中高压cmos器件及其制作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63293979A (ja) * 1987-05-27 1988-11-30 Hitachi Ltd 半導体装置
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
KR940010930B1 (ko) * 1990-03-13 1994-11-19 가부시키가이샤 도시바 반도체장치의 제조방법
US5583067A (en) * 1993-01-22 1996-12-10 Intel Corporation Inverse T-gate semiconductor device with self-aligned punchthrough stops and method of fabrication
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
US5565369A (en) * 1993-09-03 1996-10-15 United Microelectronics Corporation Method of making retarded DDD (double diffused drain) device structure
JPH07240522A (ja) * 1994-03-02 1995-09-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5716866A (en) * 1995-08-30 1998-02-10 Motorola, Inc. Method of forming a semiconductor device
US6127700A (en) * 1995-09-12 2000-10-03 National Semiconductor Corporation Field-effect transistor having local threshold-adjust doping
JP2951292B2 (ja) * 1996-06-21 1999-09-20 松下電器産業株式会社 相補型半導体装置及びその製造方法
JP3164076B2 (ja) * 1998-08-28 2001-05-08 日本電気株式会社 半導体装置の製造方法
US6291325B1 (en) * 1998-11-18 2001-09-18 Sharp Laboratories Of America, Inc. Asymmetric MOS channel structure with drain extension and method for same
US6121096A (en) * 1999-03-17 2000-09-19 National Semiconductor Corporation Implant process utilizing as an implant mask, spacers projecting vertically beyond a patterned polysilicon gate layer
JP4481388B2 (ja) * 1999-06-25 2010-06-16 独立行政法人情報通信研究機構 絶縁ゲート型電界効果トランジスタおよびその製造方法
US6797576B1 (en) * 2000-03-31 2004-09-28 National Semiconductor Corporation Fabrication of p-channel field-effect transistor for reducing junction capacitance
US6548842B1 (en) * 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
JP2002270825A (ja) 2001-03-08 2002-09-20 Hitachi Ltd 電界効果トランジスタ及び半導体装置の製造方法
US6936909B2 (en) * 2002-08-29 2005-08-30 Micron Technology, Inc. Gate dielectric antifuse circuit to protect a high-voltage transistor
US6833307B1 (en) * 2002-10-30 2004-12-21 Advanced Micro Devices, Inc. Method for manufacturing a semiconductor component having an early halo implant
US7208383B1 (en) * 2002-10-30 2007-04-24 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor component
DE10261374B4 (de) * 2002-12-30 2010-01-21 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von als Feldeffekttransistor ausgebildeten Halbleiterelementen mit verbesserten Dotierprofilen
US7560324B2 (en) * 2004-07-08 2009-07-14 Texas Instruments Incorporated Drain extended MOS transistors and methods for making the same
DE102006019935B4 (de) 2006-04-28 2011-01-13 Advanced Micro Devices, Inc., Sunnyvale SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102251761B1 (ko) * 2019-11-27 2021-05-14 현대모비스 주식회사 전력 반도체 소자

Also Published As

Publication number Publication date
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