JPH0575116A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0575116A JPH0575116A JP3235852A JP23585291A JPH0575116A JP H0575116 A JPH0575116 A JP H0575116A JP 3235852 A JP3235852 A JP 3235852A JP 23585291 A JP23585291 A JP 23585291A JP H0575116 A JPH0575116 A JP H0575116A
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- JP
- Japan
- Prior art keywords
- channel
- film
- mos fet
- substrate
- mosfet
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 MOS FET の製造方法に関し，チャネル不純物
拡散層を浅く形成できるチャネルドープの方法を提供
し，MOS FET の微細化と，CMOSデバイスのフォトリソグ
ラフィ工程の削減を目的とする。 【構成】 １）MOS FET のしきい値電圧調整のために素
子形成領域の半導体基板内にチャネル不純物層を形成す
るチャネルドープの工程であって，チャネルドープをゲ
ート酸化膜形成の前後に分けて行うように構成する。 ２）CMOSデバイスの製造に際し, ゲート酸化膜形成の前
にｎチャネルMOS FET とｐチャネルMOS FET の何れか一
方のチャネルドープを行い，ゲート酸化膜形成の後に該
ｎチャネルMOS FET と該ｐチャネルMOS FET の両方のチ
ャネルドープを行うように構成する。
拡散層を浅く形成できるチャネルドープの方法を提供
し，MOS FET の微細化と，CMOSデバイスのフォトリソグ
ラフィ工程の削減を目的とする。 【構成】 １）MOS FET のしきい値電圧調整のために素
子形成領域の半導体基板内にチャネル不純物層を形成す
るチャネルドープの工程であって，チャネルドープをゲ
ート酸化膜形成の前後に分けて行うように構成する。 ２）CMOSデバイスの製造に際し, ゲート酸化膜形成の前
にｎチャネルMOS FET とｐチャネルMOS FET の何れか一
方のチャネルドープを行い，ゲート酸化膜形成の後に該
ｎチャネルMOS FET と該ｐチャネルMOS FET の両方のチ
ャネルドープを行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にMOS FET のチャネルドープの方法に関する。
係り，特にMOS FET のチャネルドープの方法に関する。
【０００２】近年, ＶLSI の高集積化が進み, 特に高集
積, 高密度化された大容量メモリ等のCMOSデバイスを構
成するMOS FET の微細化が要求されている。本発明はこ
の要求に対応した製法として利用できる。
積, 高密度化された大容量メモリ等のCMOSデバイスを構
成するMOS FET の微細化が要求されている。本発明はこ
の要求に対応した製法として利用できる。
【０００３】
【従来の技術】図３ (A)〜(E) は従来例を説明する断面
図である。図３(A) において，ｐ型シリコン(p-Si)基板
１内にｎ型ウエル２を形成し，LOCOS(選択酸化) 法によ
り, 素子分離絶縁膜として二酸化シリコン(SiO2)膜３を
形成する。
図である。図３(A) において，ｐ型シリコン(p-Si)基板
１内にｎ型ウエル２を形成し，LOCOS(選択酸化) 法によ
り, 素子分離絶縁膜として二酸化シリコン(SiO2)膜３を
形成する。
【０００４】図３(B) において，基板上に熱酸化により
注入用のスルー酸化膜としてSiO2膜４を形成する。次い
で，ｐチャネルMOS FET の形成領域となるｎ型ウエル２
上をレジスト膜５で覆い，レジスト膜５を注入マスクに
して硼素イオン(B+ ) を注入してチャネルドープを行
う。
注入用のスルー酸化膜としてSiO2膜４を形成する。次い
で，ｐチャネルMOS FET の形成領域となるｎ型ウエル２
上をレジスト膜５で覆い，レジスト膜５を注入マスクに
して硼素イオン(B+ ) を注入してチャネルドープを行
う。
【０００５】次いで，レジスト膜５を除去する。図３
(C) において，ｎチャネルMOS FET の形成領域となるp-
Si基板１上をレジスト膜６で覆い，レジスト膜６を注入
マスクにして B+ を注入してチャネルドープを行う。こ
の際, 注入条件は図３(B) の条件と変える。
(C) において，ｎチャネルMOS FET の形成領域となるp-
Si基板１上をレジスト膜６で覆い，レジスト膜６を注入
マスクにして B+ を注入してチャネルドープを行う。こ
の際, 注入条件は図３(B) の条件と変える。
【０００６】次いで，レジスト膜６を除去する。図３
(D) において，通常の工程を経て，p-Si基板１上の素子
領域内にｎチャネルMOS FET を，ｎ型ウエル２内にｐチ
ャネルMOS FET を形成する。
(D) において，通常の工程を経て，p-Si基板１上の素子
領域内にｎチャネルMOS FET を，ｎ型ウエル２内にｐチ
ャネルMOS FET を形成する。
【０００７】図で，７はゲート酸化膜，８はゲートでポ
リシリコン膜，９はゲート側面に形成された側壁（気相
成長(CVD) により基板全面に成長されたSiO2膜を異方性
エッチングして形成された側壁），10, 11はｎチャネル
MOS FET のｎ型ソースドレイン領域（オフセット構造で
浅い n- 領域と深い n+ 領域からなる）, 12, 13はｐチ
ャネルMOS FET のｐ型ソースドレイン領域である。
リシリコン膜，９はゲート側面に形成された側壁（気相
成長(CVD) により基板全面に成長されたSiO2膜を異方性
エッチングして形成された側壁），10, 11はｎチャネル
MOS FET のｎ型ソースドレイン領域（オフセット構造で
浅い n- 領域と深い n+ 領域からなる）, 12, 13はｐチ
ャネルMOS FET のｐ型ソースドレイン領域である。
【０００８】図３(E) において，14は層間絶縁膜でCVDS
iO2膜, 15は電極配線でアルミニウム(Al)配線である。
一般にMOS FET を微細化するには，チャネルの不純物導
入層を浅くすることが効果的である。
iO2膜, 15は電極配線でアルミニウム(Al)配線である。
一般にMOS FET を微細化するには，チャネルの不純物導
入層を浅くすることが効果的である。
【０００９】従来のMOS デバイスにおいては, 上記のよ
うにチャネルドープはゲート酸化膜形成前に行ってい
た。この際, チャネルドープ時のイオン注入の加速エネ
ルギーを小さくしてチャネル不純物拡散層を浅くしよう
としても，その後のゲート酸化の熱処理により注入され
た不純物が拡散してチャネル不純物拡散層が深くなって
しまっていた。
うにチャネルドープはゲート酸化膜形成前に行ってい
た。この際, チャネルドープ時のイオン注入の加速エネ
ルギーを小さくしてチャネル不純物拡散層を浅くしよう
としても，その後のゲート酸化の熱処理により注入され
た不純物が拡散してチャネル不純物拡散層が深くなって
しまっていた。
【００１０】これに対する対策として, チャネルドープ
をゲート酸化後に行うことも考えられているが，ゲート
酸化膜を通してあまり多くのドーズ量の不純物イオンを
注入すると酸化膜耐圧が劣化してしまうという問題があ
った。
をゲート酸化後に行うことも考えられているが，ゲート
酸化膜を通してあまり多くのドーズ量の不純物イオンを
注入すると酸化膜耐圧が劣化してしまうという問題があ
った。
【００１１】また, チャネルドープはｎチャネルMOS FE
T とｐチャネルMOS FET で, 同じ導電型の不純物を異な
るドーズ量で注入するため，それぞれ別々の工程で行わ
れるためフォトリソグラフィ工程が２度必要となり，工
程数が増加してしまうという問題もあった。
T とｐチャネルMOS FET で, 同じ導電型の不純物を異な
るドーズ量で注入するため，それぞれ別々の工程で行わ
れるためフォトリソグラフィ工程が２度必要となり，工
程数が増加してしまうという問題もあった。
【００１２】
【発明が解決しようとする課題】従来例のチャネルドー
プでは，チャネル不純物拡散層が深く形成されるため，
短チャネル効果の抑制が困難となり，その結果MOS FET
の微細化を阻害し，また工程増を伴っていた。
プでは，チャネル不純物拡散層が深く形成されるため，
短チャネル効果の抑制が困難となり，その結果MOS FET
の微細化を阻害し，また工程増を伴っていた。
【００１３】本発明はチャネル不純物拡散層を浅く形成
できるチャネルドープの方法を提供し，MOS FET の微細
化と，CMOSデバイスのフォトリソグラフィ工程の削減を
目的とする。
できるチャネルドープの方法を提供し，MOS FET の微細
化と，CMOSデバイスのフォトリソグラフィ工程の削減を
目的とする。
【００１４】
【課題を解決するための手段】上記課題の解決は，１）
MOS FET のしきい値電圧調整のために素子形成領域の半
導体基板内にチャネル不純物層を形成するチャネルドー
プの工程であって，チャネルドープをゲート酸化膜形成
の前後に分けて行う半導体装置の製造方法，あるいは
２）CMOSデバイスの製造に際し, ゲート酸化膜形成の前
にｎチャネルMOS FET とｐチャネルMOS FET の何れか一
方のチャネルドープを行い，ゲート酸化膜形成の後に該
ｎチャネルMOS FET と該ｐチャネルMOS FET の両方のチ
ャネルドープを行う半導体装置の製造方法により達成さ
れる。
MOS FET のしきい値電圧調整のために素子形成領域の半
導体基板内にチャネル不純物層を形成するチャネルドー
プの工程であって，チャネルドープをゲート酸化膜形成
の前後に分けて行う半導体装置の製造方法，あるいは
２）CMOSデバイスの製造に際し, ゲート酸化膜形成の前
にｎチャネルMOS FET とｐチャネルMOS FET の何れか一
方のチャネルドープを行い，ゲート酸化膜形成の後に該
ｎチャネルMOS FET と該ｐチャネルMOS FET の両方のチ
ャネルドープを行う半導体装置の製造方法により達成さ
れる。
【００１５】
【作用】本発明は，チャネルドープをゲート酸化前後の
２回に別けて行うことにより， (1) チャネルドープをゲート酸化前に１度に行う場合よ
り，ゲート酸化の際の熱処理を受ける不純物量が減少す
るため，その分チャネル不純物層を浅く形成でき，その
結果短チャネル効果の小さい微細MOS FET を形成できる
ようになった。 (2) CMOSデバイスの場合，ゲート酸化前にｎチャネルMO
S FET （またはｐチャネルMOS FET ）のみにチャネルド
ープを行い，ゲート酸化後にｎチャネルMOS FETとｐチ
ャネルMOS FET の両方を同時にチャネルドープを行うこ
とにより，ｎチャネルMOS FET とｐチャネルMOS FET の
ドーズ量を異ならせることができる（ｎチャネルMOS FE
T とｐチャネルMOS FET はそれぞれのしきい値電圧を別
々に制御しなければならず，その結果，必要とするそれ
ぞれのチャネルドーズ量は異なることになる）。
２回に別けて行うことにより， (1) チャネルドープをゲート酸化前に１度に行う場合よ
り，ゲート酸化の際の熱処理を受ける不純物量が減少す
るため，その分チャネル不純物層を浅く形成でき，その
結果短チャネル効果の小さい微細MOS FET を形成できる
ようになった。 (2) CMOSデバイスの場合，ゲート酸化前にｎチャネルMO
S FET （またはｐチャネルMOS FET ）のみにチャネルド
ープを行い，ゲート酸化後にｎチャネルMOS FETとｐチ
ャネルMOS FET の両方を同時にチャネルドープを行うこ
とにより，ｎチャネルMOS FET とｐチャネルMOS FET の
ドーズ量を異ならせることができる（ｎチャネルMOS FE
T とｐチャネルMOS FET はそれぞれのしきい値電圧を別
々に制御しなければならず，その結果，必要とするそれ
ぞれのチャネルドーズ量は異なることになる）。
【００１６】この結果，チャネルドープの際のフォトリ
ソグラフィ工程を１回または０回に削減できるので，フ
ォトリソグラフィ工程の簡略化ができるようになった。
ソグラフィ工程を１回または０回に削減できるので，フ
ォトリソグラフィ工程の簡略化ができるようになった。
【００１７】
【実施例】図１ (A)〜(C) は本発明の実施例１を説明す
る断面図である。図１(A) において，p-Si基板１内にｎ
型ウエル２を形成し，LOCOS 法により,素子分離絶縁膜
としてSiO2膜３を形成する。
る断面図である。図１(A) において，p-Si基板１内にｎ
型ウエル２を形成し，LOCOS 法により,素子分離絶縁膜
としてSiO2膜３を形成する。
【００１８】図１(B) において，基板上に熱酸化により
注入用のスルー酸化膜としてSiO2膜４を形成する。次い
で，ｐチャネルMOS FET の形成領域となるｎ型ウエル２
上をレジスト膜５で覆い，レジスト膜５を注入マスクに
して B+ を注入してチャネルドープを行う。
注入用のスルー酸化膜としてSiO2膜４を形成する。次い
で，ｐチャネルMOS FET の形成領域となるｎ型ウエル２
上をレジスト膜５で覆い，レジスト膜５を注入マスクに
して B+ を注入してチャネルドープを行う。
【００１９】B+ の注入条件は, エネルギー 50 KeV,ド
ーズ量 2×1012cm-2である。次いで，レジスト膜５を除
去する。次いで，SiO2膜４を除去する。
ーズ量 2×1012cm-2である。次いで，レジスト膜５を除
去する。次いで，SiO2膜４を除去する。
【００２０】図１(C) において，ゲート酸化を行い，基
板上に厚さ 100ÅのSiO2膜７を形成する。次いで，ｎチ
ャネルMOS FET とｐチャネルMOS FET とを同時に B+ を
注入してチャネルドープを行う。
板上に厚さ 100ÅのSiO2膜７を形成する。次いで，ｎチ
ャネルMOS FET とｐチャネルMOS FET とを同時に B+ を
注入してチャネルドープを行う。
【００２１】B+ の注入条件は, エネルギー 20 KeV,ド
ーズ量 1×1012cm-2である。次いで，レジスト膜６を除
去する。この後は従来例の図面を参照する。
ーズ量 1×1012cm-2である。次いで，レジスト膜６を除
去する。この後は従来例の図面を参照する。
【００２２】図３(D) において，通常の工程を経て，p-
Si基板１上の素子領域内にｎチャネルMOS FET を，ｎ型
ウエル２内にｐチャネルMOS FET を形成する。即ち, ゲ
ート８の形成，ソースドレイン領域10, 11の n- 層の形
成, 側壁９の形成, ソースドレイン領域10, 11の n+ 型
層の形成, p+ 型ソースドレイン領域12, 13の形成を行
う。
Si基板１上の素子領域内にｎチャネルMOS FET を，ｎ型
ウエル２内にｐチャネルMOS FET を形成する。即ち, ゲ
ート８の形成，ソースドレイン領域10, 11の n- 層の形
成, 側壁９の形成, ソースドレイン領域10, 11の n+ 型
層の形成, p+ 型ソースドレイン領域12, 13の形成を行
う。
【００２３】図３(E) において，層間絶縁膜のCVD SiO2
膜14を成長し, コンタクト部を開口して, Al配線15を形
成する。この実施例では，ｎチャネルMOS FET のチャネ
ルドープを２回行ったが，図１(B) においてｐチャネル
MOS FET のみチャネルドープを行い，図１(C) で両方の
MOS FET のチャネルドープを行ってもよい。
膜14を成長し, コンタクト部を開口して, Al配線15を形
成する。この実施例では，ｎチャネルMOS FET のチャネ
ルドープを２回行ったが，図１(B) においてｐチャネル
MOS FET のみチャネルドープを行い，図１(C) で両方の
MOS FET のチャネルドープを行ってもよい。
【００２４】図２ (A)〜(C) は本発明の実施例２を説明
する断面図である。図２(A) において，p-Si基板１内に
ｎ型ウエル２を形成し，LOCOS 法により,素子分離絶縁
膜としてSiO2膜３を形成する。
する断面図である。図２(A) において，p-Si基板１内に
ｎ型ウエル２を形成し，LOCOS 法により,素子分離絶縁
膜としてSiO2膜３を形成する。
【００２５】図２(B) において，基板上に熱酸化により
注入用のスルー酸化膜としてSiO2膜４を形成する。次い
で，SiO2膜４を通して，ｐチャネルMOS FET とｐチャネ
ルMOS FET の両方に B+ を注入してチャネルドープを行
う。
注入用のスルー酸化膜としてSiO2膜４を形成する。次い
で，SiO2膜４を通して，ｐチャネルMOS FET とｐチャネ
ルMOS FET の両方に B+ を注入してチャネルドープを行
う。
【００２６】B+ の注入条件は, エネルギー 20 KeV,ド
ーズ量 1×1012cm-2である。次いで，SiO2膜４を除去す
る。図１(C) において，ゲート酸化を行い，基板上に厚
さ 100ÅのSiO2膜７を形成する。
ーズ量 1×1012cm-2である。次いで，SiO2膜４を除去す
る。図１(C) において，ゲート酸化を行い，基板上に厚
さ 100ÅのSiO2膜７を形成する。
【００２７】次いで，ｎチャネルMOS FET とｐチャネル
MOS FET とを同時に B+ を注入してチャネルドープを行
う。B+ の注入条件は, エネルギー 20 KeV,ドーズ量 1
×1012cm-2である。
MOS FET とを同時に B+ を注入してチャネルドープを行
う。B+ の注入条件は, エネルギー 20 KeV,ドーズ量 1
×1012cm-2である。
【００２８】この後は従来例の図面を参照して, 実施例
１と同様である。以上の実施例において，基板内に注入
された不純物は後工程の熱処理により活性化される。
１と同様である。以上の実施例において，基板内に注入
された不純物は後工程の熱処理により活性化される。
【００２９】
【発明の効果】チャネル不純物拡散層を浅く形成できる
チャネルドープの方法が得られた。この結果，MOS FET
の微細化と，CMOSデバイスのフォトリソグラフィ工程の
削減が可能となった。
チャネルドープの方法が得られた。この結果，MOS FET
の微細化と，CMOSデバイスのフォトリソグラフィ工程の
削減が可能となった。
【図１】 本発明の実施例１を説明する断面図
【図２】 本発明の実施例２を説明する断面図
【図３】 従来例を説明する断面図
１ p-Si基板 ２ ｎ型ウエル ３ 素子分離絶縁膜でSiO2膜 ４ 注入用のスルー酸化膜でSiO2膜 ５，６ レジスト膜 ７ ゲート酸化膜でSiO2膜 ８ ゲート ９ CVD SiO2からなる側壁 10, 11 ｎ型ソースドレイン領域。 12, 13 ｐ型ソースドレイン領域 14 層間絶縁膜でCVD SiO2膜 15 Al配線
Claims (2)
- 【請求項１】 MOS FET のしきい値電圧調整のために素
子形成領域の半導体基板内にチャネル不純物層を形成す
るチャネルドープの工程であって，チャネルドープをゲ
ート酸化膜形成の前後に分けて行うことを特徴とする半
導体装置の製造方法。 - 【請求項２】 CMOSデバイスの製造に際し, ゲート酸化
膜形成の前にｎチャネルMOS FET とｐチャネルMOS FET
の何れか一方のチャネルドープを行い，ゲート酸化膜形
成の後に該ｎチャネルMOSFET と該ｐチャネルMOS FET
の両方のチャネルドープを行うことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235852A JPH0575116A (ja) | 1991-09-17 | 1991-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235852A JPH0575116A (ja) | 1991-09-17 | 1991-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575116A true JPH0575116A (ja) | 1993-03-26 |
Family
ID=16992212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235852A Pending JPH0575116A (ja) | 1991-09-17 | 1991-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575116A (ja) |
-
1991
- 1991-09-17 JP JP3235852A patent/JPH0575116A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001003 |