JP2001007330A - 絶縁ゲート型電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 短チャネル効果を抑制できる上、低電圧駆動
が容易な絶縁ゲート型電界効果トランジスタを提供す
る。 【解決手段】 Ｐ型ウエル２の表面に、Ｎ型ソース領域
１２ｓ、Ｎ型ドレイン領域１２ｄと、ソース側ＬＤＤ領
域７ｓ、ドレイン側ＬＤＤ領域７ｄと、ゲート電極５を
備える。Ｐ型でウエル２表面の不純物濃度以上のピーク
不純物濃度を有し、上記領域７ｓ、７ｄと上記ウエル２
との境界に沿ってそれらの領域７ｓ、７ｄを囲むように
設けられたソース側ハロー注入領域８ａ、ドレイン側ハ
ロー注入領域８ｂを備える。ソース側ハロー注入領域８
ａのうちゲート電極５直下の部分１４のピーク不純物濃
度が、ソース側ハロー注入領域８ａのうち残りの部分の
ピーク不純物濃度よりも低く設定されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は絶縁ゲート型電界
効果トランジスタおよびその製造方法に関する。より詳
しくは、微細化に伴なって生ずる短チャネル効果を抑制
するために、チャネル領域を非均一にドーピングした絶
縁ゲート型電界効果トランジスタおよびその製造方法に
関する。

【０００２】

【従来の技術】知られているように、半導体集積回路の
中に用いられる絶縁ゲート型電界効果トランジスタで
は、微細化に伴なって、しきい値電圧の低下、パンチス
ルー、サブスレショルド特性の劣化などの短チャネル効
果が生じる。

【０００３】この短チャネル効果を避けるために、図１
２（ｈ）に示すように、チャネル領域１０２ｃを非均一
にドーピングした絶縁ゲート型電界効果トランジスタが
提案されている（例えば特開平５−１９８８０４号公
報）。このタイプの絶縁ゲート型電界効果トランジスタ
を作製する場合、まず図１０（ａ）に示すように、シリ
コン基板１０１の表面にＰ型ウエル領域１０２、素子分
離膜１０３，１０３を形成した後、この素子分離膜１０
３，１０３間のチャネル領域１０２ｃ上にゲート絶縁膜
１０４、ゲート電極（例えば厚さ１５００Å）１０５を
チャネル方向（図において左右方向）に関して所定寸法
に形成する。次に、図１０（ｂ）に示すように、全面に
薄い絶縁膜１０６を堆積し、その上から略垂直に例えば
⁷⁵Ａｓ⁺をイオン注入して、ゲート電極１０５の両側の
基板表面にＮ型のＬＤＤ（ライトリ・ドープト・ドレイ
ン）領域１０７ｓ，１０７ｄを形成する。このとき、⁷⁵
Ａｓ ⁺のイオン注入条件は、例えば加速エネルギ３０ｋ
ｅＶ、ドーズ量３×１０¹⁴ｃｍ^-2とする。次に、図１０
（ｃ）に示すように、ゲート電極１０５をマスクとして
例えば¹¹Ｂ⁺を斜め回転イオン注入して、ウエル１０２
と同じＰ型でウエル１０２よりも高濃度の不純物を含む
Ｐ型不純物領域（これを「ハロー注入領域」と呼ぶ。）
１０８ａ，１０８ｂを形成する。このとき、¹¹Ｂ⁺のイ
オン注入条件は、例えば傾斜角３０°、加速エネルギ２
５ｋｅＶ、ドーズ量７×１０¹²ｃｍ^-2とする。これによ
り、ハロー注入領域１０８ａ，１０８ｂは、Ｎ型ＬＤＤ
領域１０７ｓ，１０７ｄとＰ型ウエル１０２との境界に
沿ってＬＤＤ領域１０７ｓ，１０７ｄを囲み、かつゲー
ト電極１０５の直下に両側から所定距離だけ侵入した状
態に形成される。次に、図１１（ｄ）に示すように全面
に厚い絶縁膜（例えば厚さ１５００Å）１１０を堆積
し、異方性ドライエッチングによるエッチバックを行っ
て、図１１（ｅ）に示すように、ゲート電極１０５の両
側にその絶縁膜からなるサイドウォール１１０ａ，１１
０ｂを形成する。次に、図１１（ｆ）に示すように、全
面に薄い絶縁膜１１１を堆積し、その上から略垂直に例
えば⁷⁵Ａｓ⁺をイオン注入して、サイドウォール１１０
ａ，１１０ｂの両側（外側）の基板表面にＮ型で上記Ｌ
ＤＤ領域１０７ｓ，１０７ｄよりも高濃度のソース領域
１１２ｓ，ドレイン領域１１２ｄを形成するとともに、
ゲート電極１０５に低抵抗化のための⁷⁵Ａｓ⁺を導入す
る。このとき、⁷⁵Ａｓ⁺のイオン注入条件は、例えば加
速エネルギ８０ｋｅＶ、ドーズ量３×１０¹⁵ｃｍ^-2とす
る。この後、図１２（ｇ）に示すように、アニール（例
えば窒素雰囲気中で８５０℃、１０分間の炉アニール、
または１０００℃、２０秒間のＲＴＡ（ラピッド・サー
マル・アニール））を行って、注入した各不純物を活性
化するとともに結晶欠陥を回復させる。そして、図１２
（ｈ）に示すように、スパッタリング等によって高融点
金属膜を堆積し、２ステップＲＴＡ法によって、ソース
領域１１２ｓ，ドレイン領域１１２ｄ，ゲート電極１０
５上に自己整合的にそれぞれ上記高融点金属を含むサリ
サイド膜１１３ａ，１１３ｂ，１１３ｇを形成する。

【０００４】このようにして作製された絶縁ゲート型電
界効果トランジスタは、チャネル領域１０２ｃの両側部
分に、ウエル１０２と同じ導電型でウエルよりも高濃度
の不純物領域(ハロー注入領域)１０８ａ，１０８ｂを備
えるので、その部分１０８ａ，１０８ｂで空乏層の広が
りを抑えることができ、この結果、短チャネル効果を抑
制することができる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の絶縁ゲート型電界効果トランジスタでは、微細化に
伴なってチャネル長が短く設定された場合、上記ハロー
注入領域１０８ａ，１０８ｂの存在によってチャネルの
表面濃度が高くなっているため、しきい値電圧が高くな
る。このため、低電圧駆動が困難になるという問題があ
る。

【０００６】そこで、この発明の目的は、短チャネル効
果を抑制できる上、低電圧駆動が容易な絶縁ゲート型電
界効果トランジスタおよびその製造方法を提供すること
にある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の絶縁ゲート型電界効果トランジス
タは、Ｐ型とＮ型とのうち一方の導電型を有するウエル
又は半導体基板の表面に、Ｐ型とＮ型とのうち他方の導
電型を有し、互いに離間して設けられたソース領域、ド
レイン領域と、上記他方の導電型を有し、上記ソース領
域、ドレイン領域からそれぞれ互いに接近する向きに延
びるソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と、上
記ソース側ＬＤＤ領域と上記ドレイン側ＬＤＤ領域との
間のチャネル領域上にゲート絶縁膜を介して設けられた
ゲート電極と、上記一方の導電型で上記ウエル又は半導
体基板の表面不純物濃度以上のピーク不純物濃度を有
し、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と
上記ウエル又は半導体基板との境界に沿って上記ソース
側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設け
られたソース側ハロー注入領域、ドレイン側ハロー注入
領域とを備え、上記ソース側ハロー注入領域のうち上記
ゲート電極直下の部分のピーク不純物濃度が、上記ソー
ス側ハロー注入領域のうち残りの部分のピーク不純物濃
度よりも低く設定されていることを特徴とする。

【０００８】この請求項１の絶縁ゲート型電界効果トラ
ンジスタは、ドレイン側ハロー注入領域を有しているの
で、従来例と同様に、短チャネル効果を抑制できる。し
かも、ソース側ハロー注入領域のうちゲート電極直下の
部分のピーク不純物濃度が、上記ソース側ハロー注入領
域のうち残りの部分のピーク不純物濃度よりも低く設定
されている。絶縁ゲート型電界効果トランジスタのしき
い値電圧を決定するのはチャネルのソース近傍部分の不
純物濃度であるから、この請求項１の絶縁ゲート型電界
効果トランジスタでは、トランジスタの微細化に伴なっ
てチャネル長が短く設定された場合であっても、しきい
値電圧が高くなることがない。したがって、低電圧駆動
が容易である。

【０００９】請求項２に記載の絶縁ゲート型電界効果ト
ランジスタは、請求項１に記載の絶縁ゲート型電界効果
トランジスタにおいて、上記ドレイン側ハロー注入領域
のうち上記ゲート電極直下の部分のピーク不純物濃度
が、上記ドレイン側ハロー注入領域のうち残りの部分の
ピーク不純物濃度よりも高く設定されていることを特徴
とする。

【００１０】この請求項２の絶縁ゲート型電界効果トラ
ンジスタでは、上記ドレイン側ハロー注入領域のうち上
記ゲート電極直下の部分のピーク不純物濃度が、上記ド
レイン側ハロー注入領域のうち残りの部分のピーク不純
物濃度よりも高く設定されているので、上記ドレイン側
ハロー注入領域のピーク不純物濃度が均一である場合に
比してピンチオフ電圧が高くなり、飽和ドレイン電流が
大きくなる。したがって、トランジスタとしての駆動能
力が高まる。

【００１１】請求項３は、請求項１に記載の絶縁ゲート
型電界効果トランジスタを作製する絶縁ゲート型電界効
果トランジスタの製造方法であって、Ｐ型とＮ型とのう
ち一方の導電型を有するウエル又は半導体基板の表面
に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定
寸法のゲート電極を形成する工程と、上記ゲート電極を
マスクとして上記ウエル又は半導体基板の表面に略垂直
に上記他方の導電型の不純物をイオン注入して、上記ソ
ース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を形成する工
程と、上記ゲート電極をマスクとして上記ウエル又は半
導体基板の表面に上記ゲート電極に関して少なくとも両
側斜め方向から上記一方の導電型の不純物をイオン注入
して、上記ソース側ハロー注入領域、ドレイン側ハロー
注入領域を形成する工程と、上記ゲート電極をマスクと
して上記ウエル又は半導体基板の表面に上記ゲート電極
に関してソース側斜め方向から上記他方の導電型の不純
物をイオン注入して、上記ソース側ハロー注入領域のう
ち上記ゲート電極直下の部分の活性不純物量を減らす工
程と、上記ゲート電極の両側に密着した絶縁膜からなる
サイドウォールを形成する工程と、上記ゲート電極およ
びサイドウォールをマスクとして上記ウエル又は半導体
基板の表面に略垂直に上記他方の導電型の不純物をイオ
ン注入して、上記ソース領域、ドレイン領域を形成する
工程を有することを特徴とする。

【００１２】この請求項３の絶縁ゲート型電界効果トラ
ンジスタの製造方法によれば、請求項１に記載の絶縁ゲ
ート型電界効果トランジスタが容易に作製される。特
に、上記ソース側ハロー注入領域のうち上記ゲート電極
直下の部分の活性不純物量を減らす工程では、上記ゲー
ト電極をマスクとして上記ウエル又は半導体基板の表面
に上記ゲート電極に関してソース側斜め方向から上記他
方の導電型の不純物をイオン注入しているので、ドレイ
ン側ハロー注入領域のうち上記ゲート電極直下の部分の
活性不純物量が減ることがない。したがって、作製され
た絶縁ゲート型電界効果トランジスタの短チャネル効果
が抑制される。

【００１３】請求項４は、請求項２に記載の絶縁ゲート
型電界効果トランジスタを作製する絶縁ゲート型電界効
果トランジスタの製造方法であって、Ｐ型とＮ型とのう
ち一方の導電型を有するウエル又は半導体基板の表面
に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定
寸法のゲート電極を形成する工程と、上記ゲート電極を
マスクとして上記ウエル又は半導体基板の表面に略垂直
に上記他方の導電型の不純物をイオン注入して、上記ソ
ース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を形成する工
程と、上記ゲート電極をマスクとして上記ウエル又は半
導体基板の表面に上記ゲート電極に関して少なくとも両
側斜め方向から上記一方の導電型の不純物をイオン注入
して、上記ソース側ハロー注入領域、ドレイン側ハロー
注入領域を形成する工程と、上記ゲート電極をマスクと
して上記ウエル又は半導体基板の表面に上記ゲート電極
に関してソース側斜め方向から上記他方の導電型の不純
物をイオン注入して、上記ソース側ハロー注入領域のう
ち上記ゲート電極直下の部分の活性不純物量を減らす工
程と、上記ゲート電極をマスクとして上記ウエル又は半
導体基板の表面に上記ゲート電極に関してドレイン側斜
め方向から上記一方の導電型の不純物をイオン注入し
て、上記ドレイン側ハロー注入領域のうち上記ゲート電
極直下の部分の活性不純物量を増やす工程と、上記ゲー
ト電極の両側に密着した絶縁膜からなるサイドウォール
を形成する工程と、上記ゲート電極およびサイドウォー
ルをマスクとして上記ウエル又は半導体基板の表面に略
垂直に上記他方の導電型の不純物をイオン注入して、上
記ソース領域、ドレイン領域を形成する工程を有するこ
とを特徴とする。

【００１４】この請求項４の絶縁ゲート型電界効果トラ
ンジスタの製造方法によれば、請求項２に記載の絶縁ゲ
ート型電界効果トランジスタが容易に作製される。ま
た、上記ソース側ハロー注入領域のうち上記ゲート電極
直下の部分の活性不純物量を減らす工程では、請求項３
と同様に、上記ゲート電極をマスクとして上記ウエル又
は半導体基板の表面に上記ゲート電極に関してソース側
斜め方向から上記他方の導電型の不純物をイオン注入し
ているので、ドレイン側ハロー注入領域のうち上記ゲー
ト電極直下の部分の活性不純物量が減ることがない。し
たがって、作製された絶縁ゲート型電界効果トランジス
タの短チャネル効果が抑制される。また、上記ドレイン
側ハロー注入領域のうち上記ゲート電極直下の部分の活
性不純物量を増やす工程では、上記ゲート電極をマスク
として上記ウエル又は半導体基板の表面に上記ゲート電
極に関してドレイン側斜め方向から上記一方の導電型の
不純物をイオン注入しているので、ソース側ハロー注入
領域のうち上記ゲート電極直下の部分の活性不純物量が
増えることがない。したがって、作製された絶縁ゲート
型電界効果トランジスタでは、しきい値電圧が高くなる
ことなくかつ低電圧で高駆動が可能である。

【００１５】

【発明の実施の形態】以下、この発明の絶縁ゲート型電
界効果トランジスタおよびその製造方法を実施例により
詳細に説明する。

【００１６】図１は、ソースＳ、ドレインＤ、ゲートＧ
に大別される要素を備えた一実施形態のＮチャネル絶縁
ゲート型電界効果トランジスタの断面を示している。こ
のＮチャネル絶縁ゲート型電界効果トランジスタは、Ｎ
型シリコン基板１に形成されたＰ型ウエル２の表面（不
純物濃度１×１０¹⁷ｃｍ^-3〜５×１０¹⁷ｃｍ^-3）に、互
いに離間して設けられたＮ型ソース領域１２ｓ、Ｎ型ド
レイン領域１２ｄを備えている。Ｎ型ソース領域１２
ｓ、Ｎ型ドレイン領域１２ｄの接合深さは１００ｎｍ〜
２００ｎｍに設定されている。これらのＮ型ソース領域
１２ｓ、Ｎ型ドレイン領域１２ｄからそれぞれ互いに接
近する向きに、それぞれソース側ＬＤＤ領域７ｓ、ドレ
イン側ＬＤＤ領域７ｄが延在している。これらのソース
側ＬＤＤ領域７ｓ、ドレイン側ＬＤＤ領域７ｄは、ソー
ス領域１２ｓ、ドレイン領域１２ｄと同じＮ型で、それ
ぞれソース領域１２ｓ、ドレイン領域１２ｄのピーク不
純物濃度以下のピーク不純物濃度を有している。また、
ソース側ＬＤＤ領域７ｓとドレイン側ＬＤＤ領域７ｄと
の間のチャネル領域２ｃ上に、ゲート絶縁膜４を介し
て、Ｎ型不純物（Ａｓ）を含む多結晶シリコンからなる
ゲート電極（厚さ１００ｎｍ〜２００ｎｍ）５が設けら
れている。このゲート電極５はチャネル方向（図におい
て左右方向）に所定の寸法を持ち、ゲート電極５の両側
の端部はそれぞれソース側ＬＤＤ領域７ｓ、ドレイン側
ＬＤＤ領域７ｄを覆う状態になっている。また、上記ソ
ース側ＬＤＤ領域７ｓとウエル２との境界に沿ってソー
ス側ＬＤＤ領域７ｓ、さらにはソース領域１２ｓを囲む
ようにソース側ハロー注入領域８ａが設けられている。
同様に、上記ドレイン側ＬＤＤ領域７ｄとウエル２との
境界に沿ってドレイン側ＬＤＤ領域７ｄ、さらにはドレ
イン領域１２ｄを囲むようにドレイン側ハロー注入領域
８ｂが設けられている。これらのソース側ハロー注入領
域８ａ、ドレイン側ハロー注入領域８ｂは、ウエル２と
同じＰ型で、それぞれウエル２表面（チャネル領域２
ｃ）の不純物濃度以上、具体的には２×１０¹⁷ｃｍ^-3〜
１×１０¹⁸ｃｍ^-3の範囲内のピーク不純物濃度を有して
いる。そして、ソース側ハロー注入領域８ａのうちゲー
ト電極５直下の部分１４のピーク不純物濃度が、ソース
側ハロー注入領域８ａのうち残りの部分のピーク不純物
濃度よりも低く、この例ではウエル２表面（チャネル領
域２ｃ）の不純物濃度と同程度１×１０¹⁷ｃｍ^-3〜５×
１０¹⁷ｃｍ^-3に設定されている。

【００１７】また、ゲート電極５上に低抵抗化のための
シリサイド膜１３ｇが形成され、同じシリサイド膜を材
料として、ソース領域１２ｓ上にソース電極１３ａ、ド
レイン領域１２ｄ上にドレイン電極１３ｂがそれぞれ形
成されている。シリサイド膜１３ｇとソース電極１３
ａ、シリサイド膜１３ｇとドレイン領域１２ｄとは、そ
れぞれゲート電極５の左右に密着して形成された絶縁膜
からなるサイドウォール（厚さ５０ｎｍ〜２００ｎｍ）
１０ａ、１０ｂによって自己整合的に分離されている。
このような構成の絶縁ゲート型電界効果トランジスタ
が、シリコン基板１上に多数形成され、素子分離膜３に
よって互いに分離されている。

【００１８】図２（ａ）は、図１において上記ゲート電
極５直下の部分１４を通る線分Ａ−Ａ′に沿った熱平衡
状態におけるエネルギバンドダイヤグラムを示してい
る。一方、図２（ｂ）は、図１において上記部分１４を
外れた、線分Ａ−Ａ′よりも深い位置を通る線分Ａ１−
Ａ１′に沿った熱平衡状態におけるエネルギバンドダイ
ヤグラムを示している。図２（ａ），（ｂ）において、
Ｅｃは伝導帯のバンドエッジ、Ｅｖは価電子帯のバンド
エッジ、Ｅｉは真性フェルミ準位、ＥＦはフェルミ準位
をそれぞれ示している（後述する図４（ａ），（ｂ）に
おいて同様。）。図２（ｂ）から分かるように、ソース
側ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂ
は、ウエル２と同じＰ型で、それぞれウエル２表面（チ
ャネル領域２ｃ）の不純物濃度以上、具体的には２×１
０¹⁷ｃｍ^-3〜１×１０¹⁸ｃｍ^-3の範囲内のピーク不純物
濃度を有していることから、ソース側ハロー注入領域８
ａ、ドレイン側ハロー注入領域８ｂのエネルギバンド
は、熱平衡状態では、チャネル領域２ｃのエネルギバン
ドに対して、不純物濃度に応じ電子のポテンシャルエネ
ルギが高くなる方向へ湾曲している。また、図２（ａ）
から分かるように、ソース側ハロー注入領域８ａのうち
ゲート電極５直下の部分１４のピーク不純物濃度が、ソ
ース側ハロー注入領域８ａのうち残りの部分のピーク不
純物濃度よりも低く、この例ではウエル２表面（チャネ
ル領域２ｃ）の不純物濃度と同程度１×１０¹⁷ｃｍ^-3〜
５×１０¹⁷ｃｍ^-3に設定されていることから、その部分
１４のエネルギバンドは、熱平衡状態では、チャネル領
域２ｃのエネルギバンドと同レベルにある。

【００１９】このドレイン側ハロー注入領域８ｂを有し
ているので、従来例と同様に、短チャネル効果を抑制で
きる。しかも、ソース側ハロー注入領域８ａのうちゲー
ト電極直下の部分のピーク不純物濃度が、上記ソース側
ハロー注入領域８ａのうち残りの部分のピーク不純物濃
度よりも低く設定されている。絶縁ゲート型電界効果ト
ランジスタのしきい値電圧を決定するのはチャネルのソ
ース近傍部分１４の不純物濃度であるから、この絶縁ゲ
ート型電界効果トランジスタでは、トランジスタの微細
化に伴なってチャネル長が短く設定された場合であって
も、しきい値電圧が高くなることがない。したがって、
低電圧駆動が容易である。

【００２０】図３は、図１に示したＮチャネル絶縁ゲー
ト型電界効果トランジスタの変形例を示している。簡単
のため、図１中の構成要素と同一の構成要素には同一の
符号を付して説明を省略する。このＮチャネル絶縁ゲー
ト型電界効果トランジスタは、図１に示したＮチャネル
絶縁ゲート型電界効果トランジスタに対して、ドレイン
側ハロー注入領域８ｂのうちゲート電極５直下の部分１
５のピーク不純物濃度が、ドレイン側ハロー注入領域８
ｂのうち残りの部分のピーク不純物濃度よりも高く設定
されている点のみが異なっている。この例では、その部
分１５のピーク不純物濃度は８×１０¹⁷ｃｍ^-3〜１．６
×１０¹⁸ｃｍ^-3の範囲内に設定されている（なお、ドレ
イン側ハロー注入領域８ｂの本来のピーク不純物濃度が
２×１０ ¹⁷ｃｍ^-3〜１×１０¹⁸ｃｍ^-3の範囲内で可変し
て設定されれば、必ずそれを上回るように設定され
る。）。

【００２１】図４（ａ）は、図３において上記ゲート電
極５直下の部分１４，１５を通る線分Ｂ−Ｂ′に沿った
熱平衡状態におけるエネルギバンドダイヤグラムを示し
ている。一方、図４（ｂ）は、図３において上記部分１
４，１５を外れた、線分Ｂ−Ｂ′よりも深い位置を通る
線分Ｂ１−Ｂ１′に沿った熱平衡状態におけるエネルギ
バンドダイヤグラムを示している。図４（ｂ）から分か
るように、ソース側ハロー注入領域８ａ、ドレイン側ハ
ロー注入領域８ｂは、ウエル２と同じＰ型で、それぞれ
ウエル２表面（チャネル領域２ｃ）の不純物濃度以上、
具体的には２×１０¹⁷ｃｍ^-3〜１×１０¹⁸ｃｍ^-3の範囲
内のピーク不純物濃度を有していることから、ソース側
ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂの
エネルギバンドは、熱平衡状態では、チャネル領域２ｃ
のエネルギバンドに対して、不純物濃度に応じ電子のポ
テンシャルエネルギが高くなる方向へ湾曲している。ま
た、図４（ａ）から分かるように、ソース側ハロー注入
領域８ａのうちゲート電極５直下の部分１４のピーク不
純物濃度が、ソース側ハロー注入領域８ａのうち残りの
部分のピーク不純物濃度よりも低く、この例ではウエル
２表面（チャネル領域２ｃ）の不純物濃度と同程度１×
１０¹⁷ｃｍ^-3〜５×１０¹⁷ｃｍ^-3に設定されていること
から、その部分１４のエネルギバンドは、熱平衡状態で
は、チャネル領域２ｃのエネルギバンドと同レベルにあ
る。しかも、ドレイン側ハロー注入領域８ｂのうちゲー
ト電極５直下の部分１５のピーク不純物濃度が、ドレイ
ン側ハロー注入領域８ｂのうち残りの部分のピーク不純
物濃度よりも高く、この例では８×１０¹⁷ｃｍ^-3〜１．
６×１０¹⁸ｃｍ^-3の範囲内に設定されていることから、
ドレイン側ハロー注入領域８ｂのピーク不純物濃度が均
一である場合に比してピンチオフ電圧が高くなり、飽和
ドレイン電流が大きくなる。したがって、トランジスタ
としての駆動能力が高まる。

【００２２】図５〜図８は、図１に示したＮチャネル絶
縁ゲート型電界効果トランジスタを作製するための製造
プロセスを示している。

【００２３】 まず図５（ａ）に示すように、公知の
手法により、シリコン基板１の表面にＰ型ウエル領域
２、素子分離膜３，３、ゲート絶縁膜４を形成する。な
お、ゲート絶縁膜４は、通常はシリコン酸化膜とする
が、Ｎ₂Ｏガスを用いて形成した低窒素濃度の窒化酸化
膜としても良い。続いて、全面に真性の多結晶シリコン
膜を例えば厚さ１００ｎｍ〜２００ｎｍだけ堆積する。
そして、フォトリソグラフィおよびドライエッチングを
行って、素子分離膜３，３間のチャネル領域２ｃ上に、
上記多結晶シリコン膜からなるゲート電極５をチャネル
方向（図において左右方向）に関して所定寸法に形成す
る。なお、ゲート電極（多結晶シリコン膜）５の厚さ１
００ｎｍ〜２００ｎｍの範囲内とする理由は、ゲート電
極５を低抵抗化するためにＮ型不純物をイオン注入する
とき（次述）、Ｎ型不純物（⁷⁵Ａｓ⁺）がゲート酸化膜
４を突き抜けることがなく、かつゲート電極５が空乏化
を起こさないようにするためである。

【００２４】 次に、図５（ｂ）に示すように全面に
薄い絶縁膜、この例ではシリコン窒化膜６を厚さ５ｎｍ
〜２０ｎｍ程度堆積する。続いて、図５（ｃ）に示すよ
うに、その上から略垂直にＮ型不純物として例えば⁷⁵Ａ
ｓ⁺をイオン注入して、ゲート電極５の両側の基板表面
にＮ型のＬＤＤ領域７ｓ，７ｄを形成する。このとき、
⁷⁵Ａｓ⁺のイオン注入条件は、例えば加速エネルギ２０
ｋｅＶ〜３０ｋｅＶ、ドーズ量１×１０¹⁴ｃｍ^-2〜５×
１０¹⁴ｃｍ^-2とする。なお、Ｎ型不純物として ³¹Ｐ⁺を
用いても良いが、短チャネル効果改善のための浅接合化
と寄生抵抗低減の観点からは⁷⁵Ａｓ⁺が望ましい。ＬＤ
Ｄ領域は、ソース／ドレイン領域より浅く形成する必要
がある。

【００２５】 次に、図６（ｄ）に示すように、ゲー
ト電極５をマスクとしてＰ型不純物として例えば¹¹Ｂ⁺
を斜め回転イオン注入して、ウエル２と同じＰ型でウエ
ル２よりも高濃度の不純物を含むソース側ハロー注入領
域８ａ、ドレイン側ハロー注入領域８ｂを形成する。こ
のとき、¹¹Ｂ⁺のイオン注入条件は、例えば傾斜角３０
°、加速エネルギ２５ｋｅＶ、ドーズ量５×１０¹²ｃｍ
^-2とする。これにより、ハロー注入領域８ａ，８ｂは、
Ｎ型ＬＤＤ領域７ｓ，７ｄとＰ型ウエル２との境界に沿
ってＬＤＤ領域７ｓ，７ｄを囲み、かつゲート電極５の
直下に両側から所定距離だけ侵入した状態に形成され
る。

【００２６】 次に、図６（ｅ）に示すように、ゲー
ト電極５をマスクとして、ゲート電極５に関してソース
側斜め方向からＮ型不純物として³¹Ｐ⁺をイオン注入し
て、ソース側ハロー注入領域８ａのうちゲート電極５直
下の部分１４の活性不純物量を減らす。このとき、³¹Ｐ
⁺のイオン注入条件は、例えば傾斜角６０°、加速エネ
ルギ３０ｋｅＶ、ドーズ量５×１０¹²ｃｍ^-2とする。ゲ
ート電極５に関してソース側斜め方向から比較的大きい
傾斜角６０°で注入する理由は、ソース側ハロー注入領
域８ａのうちゲート電極５直下の部分１４に³¹Ｐ⁺を導
入する一方、ドレイン側ハロー注入領域８ｂのうちゲー
ト電極５直下の部分に³¹Ｐ⁺を導入しないようにするた
めである。このときの³¹Ｐ⁺のドーズ量は、ソース側ハ
ロー注入領域８ａのうちゲート電極５直下の部分１４の
ピーク不純物濃度が、ウエル２表面（チャネル領域２
ｃ）の不純物濃度と同程度になるように設定する。な
お、その部分１４の導電型がチャネル領域２ｃの導電型
と逆のＮ型になってはならない。

【００２７】 次に、図６（ｆ）に示すように全面に
厚い絶縁膜、この例ではシリコン酸化膜１０を厚さ７０
ｎｍ〜２５０ｎｍ程度堆積する。続いて、図７（ｇ）に
示すように、異方性ドライエッチングによるエッチバッ
クを行って、ゲート電極５の両側に密着したシリコン酸
化膜からなるサイドウォール１０ａ，１０ｂを形成す
る。

【００２８】 次に、全面に薄い絶縁膜、この例では
シリコン窒化膜１１を厚さ５ｎｍ〜２０ｎｍ程度堆積す
る。続いて、図７（ｈ）に示すように、その上から略垂
直にＮ型不純物として⁷⁵Ａｓ⁺をイオン注入して、サイ
ドウォール１０ａ，１０ｂの両側（外側）の基板表面に
Ｎ型で上記ＬＤＤ領域７ｓ，７ｄよりも高濃度のソース
領域１２ｓ，ドレイン領域１２ｄを形成するとともに、
ゲート電極５に低抵抗化のための⁷⁵Ａｓ⁺を導入する。
このとき、⁷⁵Ａｓ⁺のイオン注入条件は、例えば加速エ
ネルギ４０ｋｅＶ〜８０ｋｅＶ、ドーズ量１×１０¹⁵ｃ
ｍ^-2〜５×１０¹⁵ｃｍ^-2とする。

【００２９】 次に、図７（ｉ）に示すように、アニ
ール（例えば１０００℃、１０秒間のＲＴＡ（ラピッド
・サーマル・アニール））を行って、注入した各不純物
を活性化するとともに結晶欠陥を回復させる。

【００３０】この後、必要であれば、逆スパッタリン
グ等によってシリコン窒化膜１１を除去する。そして、
図８（ｊ）に示すように、スパッタリング等によって高
融点金属膜として例えばＴｉ膜を厚さ３５ｎｍ程度堆積
し、２ステップＲＴＡ法によって、ソース領域１２ｓ，
ドレイン領域１２ｄ，ゲート電極５上に自己整合的にそ
れぞれメタルシリサイド（ＴｉＳｉ₂）膜１３ａ，１３
ｂ，１３ｇを形成する。詳しくは、まず全面にＴｉ膜を
堆積した後、そのＴｉと下地のＳｉ（ソース領域１２
ｓ，ドレイン領域１２ｄ，ゲート電極５に含まれてい
る）との間に熱処理によってＴｉＳｉ₂を形成する。続
いて、サイドウォール１０ａ，１０ｂ上の未反応のＴｉ
をウェットエッチングにより除去する一方、ソース領域
１２ｓ，ドレイン領域１２ｄ，ゲート電極５上に自己整
合的にＴｉＳｉ₂膜１３ａ，１３ｂ，１３ｇを残す。最
後に、安定化のための熱処理を行う。

【００３１】なお、このメタルシリサイド膜１３ａ，１
３ｂ，１３ｇを形成しないのであれば、上記工程、
において、それぞれシリコン窒化膜以外の絶縁膜を「薄
い絶縁膜」として用いても良い。

【００３２】この製造方法によれば、図１に示した絶縁
ゲート型電界効果トランジスタを容易に作製できる。特
に、ソース側ハロー注入領域８ａのうちゲート電極５直
下の部分の活性不純物量を減らす工程では、ゲート電
極５をマスクとして、ゲート電極５に関してソース側斜
め方向からＮ型不純物をイオン注入しているので、ドレ
イン側ハロー注入領域８ｂのうちゲート電極５直下の部
分の活性不純物量が減ることがない。したがって、作製
された絶縁ゲート型電界効果トランジスタの短チャネル
効果を抑制できる。

【００３３】図３に示したＮチャネル絶縁ゲート型電界
効果トランジスタを作製する場合は、上記工程と工程
との間で、図９に示すように、ゲート電極５をマスク
として、ゲート電極５に関してドレイン側斜め方向から
Ｐ型不純物として例えば¹¹Ｂ ⁺をイオン注入して、ドレ
イン側ハロー注入領域８ｂのうちゲート電極５直下の部
分１５の活性不純物量を増やす。このときの¹¹Ｂ⁺のイ
オン注入条件は、例えば傾斜角６０°、加速エネルギ１
０ｋｅＶ、ドーズ量５×１０¹²ｃｍ^-2とする。ゲート電
極５に関してドレイン側斜め方向から比較的大きい傾斜
角６０°で注入する理由は、ドレイン側ハロー注入領域
８ｂのうちゲート電極５直下の部分１５に¹¹Ｂ⁺を導入
する一方、ソース側ハロー注入領域８ａのうちゲート電
極５直下の部分１４に¹¹Ｂ⁺を導入しないようにするた
めである。それ以外の工程は、上述の工程〜と同様
とする。

【００３４】このようにした場合、図３に示した絶縁ゲ
ート型電界効果トランジスタを容易に作製できる。ま
た、上述の工程のお陰で、作製された絶縁ゲート型電
界効果トランジスタの短チャネル効果を抑制できる。ま
た、ドレイン側ハロー注入領域８ｂのうちゲート電極５
直下の部分の活性不純物量を増やす工程（図９）では、
ゲート電極５をマスクとして、ゲート電極５に関してド
レイン側斜め方向からＰ型不純物をイオン注入している
ので、ソース側ハロー注入領域８ａのうちゲート電極５
直下の部分１４の活性不純物量が増えることがない。し
たがって、作製された絶縁ゲート型電界効果トランジス
タでは、しきい値電圧が高くなることがなく、低電圧で
高駆動が可能である。

【００３５】なお、この発明はＮチャネル絶縁ゲート型
電界効果トランジスタだけでなく、Ｐチャネル絶縁ゲー
ト型電界効果トランジスタにも全く同様に適用でき、同
様の作用効果を奏することができる。この発明の絶縁ゲ
ート型電界効果トランジスタは、ウエルが形成されてい
ない半導体基板の表面に、直接設けられても良い。

【００３６】

【発明の効果】以上より明らかなように、請求項１の絶
縁ゲート型電界効果トランジスタは、短チャネル効果を
抑制できる上、低電圧駆動が容易である。

【００３７】請求項２の絶縁ゲート型電界効果トランジ
スタでは、ドレイン側ハロー注入領域のピーク不純物濃
度が均一である場合に比してピンチオフ電圧が高くな
り、飽和ドレイン電流が大きくなる。したがって、トラ
ンジスタとしての駆動能力が高まる。

【００３８】請求項３の絶縁ゲート型電界効果トランジ
スタの製造方法によれば、請求項１に記載の絶縁ゲート
型電界効果トランジスタを容易に作製できる。また、ソ
ース側ハロー注入領域のうちゲート電極直下の部分の活
性不純物量を減らす工程では、ドレイン側ハロー注入領
域のうちゲート電極直下の部分の活性不純物量が減るこ
とがなく、したがって、作製された絶縁ゲート型電界効
果トランジスタの短チャネル効果を抑制できる。

【００３９】請求項４の絶縁ゲート型電界効果トランジ
スタの製造方法によれば、請求項２に記載の絶縁ゲート
型電界効果トランジスタを容易に作製できる。また、ソ
ース側ハロー注入領域のうちゲート電極直下の部分の活
性不純物量を減らす工程では、請求項３と同様に、ドレ
イン側ハロー注入領域のうちゲート電極直下の部分の活
性不純物量が減ることがなく、したがって、作製された
絶縁ゲート型電界効果トランジスタの短チャネル効果を
抑制できる。また、ドレイン側ハロー注入領域のうちゲ
ート電極直下の部分の活性不純物量を増やす工程では、
ソース側ハロー注入領域のうちゲート電極直下の部分の
活性不純物量が増えることがない。したがって、作製さ
れた絶縁ゲート型電界効果トランジスタでは、しきい値
電圧が高くなることがなく、低電圧で高駆動が可能であ
る。

【図面の簡単な説明】

【図１】 この発明の一実施形態のＮチャネル絶縁ゲー
ト型電界効果トランジスタを示す断面図である。

【図２】 図１におけるＡ−Ａ′線、Ａ１−Ａ１′線に
沿ったエネルギバンドダイヤグラムを示す図である。

【図３】 図１に示したＮチャネル絶縁ゲート型電界効
果トランジスタの変形例を示す断面図である。

【図４】 図３におけるＢ−Ｂ線、Ｂ１−Ｂ１′線に沿
ったエネルギバンドダイヤグラムを示す図である。

【図５】 図１に示したＮチャネル絶縁ゲート型電界効
果トランジスタを作成するための工程図である。

【図６】 図１に示したＮチャネル絶縁ゲート型電界効
果トランジスタを作成するための工程図である。

【図７】 図１に示したＮチャネル絶縁ゲート型電界効
果トランジスタを作成するための工程図である。

【図８】 図１に示したＮチャネル絶縁ゲート型電界効
果トランジスタを作成するための工程図である。

【図９】 図３に示したＮチャネル絶縁ゲート型電界効
果トランジスタを作成するために、図５〜図８の工程に
追加する工程を示す図である。図である。

【図１０】 従来のＮチャネル絶縁ゲート型電界効果ト
ランジスタを作成するための工程図である。

【図１１】 従来のＮチャネル絶縁ゲート型電界効果ト
ランジスタを作成するための工程図である。

【図１２】 従来のＮチャネル絶縁ゲート型電界効果ト
ランジスタを作成するための工程図である。

【符号の説明】

２ Ｐ型ウエル ２ｃ チャネル領域 ５ ゲート電極 ７ｓ ソース側ＬＤＤ領域 ７ｄ ドレイン側ＬＤＤ領域 ８ａ ソース側ハロー注入領域 ８ｂ ドレイン側ハロー注入領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 哲郎 東京都港区芝２−31−19 通信・放送機構 内 (72)発明者 舛岡 富士雄 東京都港区芝２−31−19 通信・放送機構 内 Ｆターム(参考） 5F040 DA01 DC01 EC07 EC13 EF02 EF18 EM02 EM03 FA03 FA05 FB02 FC13 FC19 5F048 AA07 AC03 BA01 BA02 BB06 BB07 BB08 BB11 BB18 BC03 BC05 BC06 BC07 BD04 BD09 BE01 BE03 BF06 BG12 DA18 DA25

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ｐ型とＮ型とのうち一方の導電型を有す
   るウエル又は半導体基板の表面に、Ｐ型とＮ型とのうち
   他方の導電型を有し、互いに離間して設けられたソース
   領域、ドレイン領域と、 上記他方の導電型を有し、上記ソース領域、ドレイン領
   域からそれぞれ互いに接近する向きに延びるソース側Ｌ
   ＤＤ領域、ドレイン側ＬＤＤ領域と、 上記ソース側ＬＤＤ領域と上記ドレイン側ＬＤＤ領域と
   の間のチャネル領域上にゲート絶縁膜を介して設けられ
   たゲート電極と、 上記一方の導電型で上記ウエル又は半導体基板の表面不
   純物濃度以上のピーク不純物濃度を有し、上記ソース側
   ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半
   導体基板との境界に沿って上記ソース側ＬＤＤ領域、ド
   レイン側ＬＤＤ領域を囲むように設けられたソース側ハ
   ロー注入領域、ドレイン側ハロー注入領域とを備え、 上記ソース側ハロー注入領域のうち上記ゲート電極直下
   の部分のピーク不純物濃度が、上記ソース側ハロー注入
   領域のうち残りの部分のピーク不純物濃度よりも低く設
   定されていることを特徴とする絶縁ゲート型電界効果ト
   ランジスタ。
2. 【請求項２】 請求項１に記載の絶縁ゲート型電界効果
   トランジスタにおいて、 上記ドレイン側ハロー注入領域のうち上記ゲート電極直
   下の部分のピーク不純物濃度が、上記ドレイン側ハロー
   注入領域のうち残りの部分のピーク不純物濃度よりも高
   く設定されていることを特徴とする絶縁ゲート型電界効
   果トランジスタ。
3. 【請求項３】 請求項１に記載の絶縁ゲート型電界効果
   トランジスタを作製する絶縁ゲート型電界効果トランジ
   スタの製造方法であって、 Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半
   導体基板の表面に、ゲート絶縁膜を形成し、このゲート
   絶縁膜上に所定寸法のゲート電極を形成する工程と、 上記ゲート電極をマスクとして上記ウエル又は半導体基
   板の表面に略垂直に上記他方の導電型の不純物をイオン
   注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ
   領域を形成する工程と、 上記ゲート電極をマスクとして上記ウエル又は半導体基
   板の表面に上記ゲート電極に関して少なくとも両側斜め
   方向から上記一方の導電型の不純物をイオン注入して、
   上記ソース側ハロー注入領域、ドレイン側ハロー注入領
   域を形成する工程と、 上記ゲート電極をマスクとして上記ウエル又は半導体基
   板の表面に上記ゲート電極に関してソース側斜め方向か
   ら上記他方の導電型の不純物をイオン注入して、上記ソ
   ース側ハロー注入領域のうち上記ゲート電極直下の部分
   の活性不純物量を減らす工程と、 上記ゲート電極の両側に密着した絶縁膜からなるサイド
   ウォールを形成する工程と、 上記ゲート電極およびサイドウォールをマスクとして上
   記ウエル又は半導体基板の表面に略垂直に上記他方の導
   電型の不純物をイオン注入して、上記ソース領域、ドレ
   イン領域を形成する工程を有することを特徴とする絶縁
   ゲート型電界効果トランジスタの製造方法。
4. 【請求項４】 請求項２に記載の絶縁ゲート型電界効果
   トランジスタを作製する絶縁ゲート型電界効果トランジ
   スタの製造方法であって、 Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半
   導体基板の表面に、ゲート絶縁膜を形成し、このゲート
   絶縁膜上に所定寸法のゲート電極を形成する工程と、 上記ゲート電極をマスクとして上記ウエル又は半導体基
   板の表面に略垂直に上記他方の導電型の不純物をイオン
   注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ
   領域を形成する工程と、 上記ゲート電極をマスクとして上記ウエル又は半導体基
   板の表面に上記ゲート電極に関して少なくとも両側斜め
   方向から上記一方の導電型の不純物をイオン注入して、
   上記ソース側ハロー注入領域、ドレイン側ハロー注入領
   域を形成する工程と、 上記ゲート電極をマスクとして上記ウエル又は半導体基
   板の表面に上記ゲート電極に関してソース側斜め方向か
   ら上記他方の導電型の不純物をイオン注入して、上記ソ
   ース側ハロー注入領域のうち上記ゲート電極直下の部分
   の活性不純物量を減らす工程と、 上記ゲート電極をマスクとして上記ウエル又は半導体基
   板の表面に上記ゲート電極に関してドレイン側斜め方向
   から上記一方の導電型の不純物をイオン注入して、上記
   ドレイン側ハロー注入領域のうち上記ゲート電極直下の
   部分の活性不純物量を増やす工程と、 上記ゲート電極の両側に密着した絶縁膜からなるサイド
   ウォールを形成する工程と、 上記ゲート電極およびサイドウォールをマスクとして上
   記ウエル又は半導体基板の表面に略垂直に上記他方の導
   電型の不純物をイオン注入して、上記ソース領域、ドレ
   イン領域を形成する工程を有することを特徴とする絶縁
   ゲート型電界効果トランジスタの製造方法。