JPH0945906A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0945906A
JPH0945906A JP7193347A JP19334795A JPH0945906A JP H0945906 A JPH0945906 A JP H0945906A JP 7193347 A JP7193347 A JP 7193347A JP 19334795 A JP19334795 A JP 19334795A JP H0945906 A JPH0945906 A JP H0945906A
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Abstract

(57)【要約】 【課題】 半導体基板にポケット領域を形成する場合に
ソース端近傍のみにイオン注入を行い、ソースドレイン
領域と半導体基板間の接合容量を増加させることなく、
短チャネル効果を抑制する。 【解決手段】 ソースドレイン領域７の形成後、サイド
ウォール５の端部にファセット９が生じる条件で半導体
膜８の選択成長を行い、これをマスクとして斜めイオン
注入によりポケット領域１１を形成する。ファセット９
のあるサイドウォール５近傍のみに選択的にイオン注入
されるため、ゲート電極４の近傍のみにポケット領域１
１を形成することが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の構造お
よびその製造方法、特に短チャネル効果抑制のためのポ
ケット構造を有するＭＯＳ半導体装置の構造およびその
製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ半導体装置では、素子の微細化が
進むにつれ、しきい電圧の低下やパンチスルーの発生等
の短チャネル効果抑制が必須となってくる。この短チャ
ネル効果抑制の方法として、ポケット構造が提案されて
いる（例えばＳ．Ｏｇｕｒａｅｔ ａｌ．“Ａ ｈａｌ
ｆ ｍｉｃｒｏｎ ＭＯＳＦＥＴ ｕｓｉｎｇ ｉｍｐ
ｌａｎｔｅｄ ＬＤＤ，”ＩＥＤＭ ８２，７１８，
（１９８２）、例えば特開平４−２１１７８号参照）。
【０００３】このポケット構造は図２に示すように、ゲ
ート電極１３近傍にソースドレイン領域１４に接するよ
うに、基板と同じ導電型の不純物領域であるポケット領
域１５を基板よりも濃度を高く形成することによってソ
ースドレイン領域１４からチャネル領域への空乏層の伸
びを抑え、短チャネル効果を抑制するようにしたもので
ある。
【０００４】このポケット領域の形成方法の概略につい
てＮチャネル型ＭＯＳＦＥＴを例に、図３（ａ）及び図
３（ｂ），図４（ａ）及び図４（ｂ），図５（ａ）及び
図５（ｂ）を参照して説明する。
【０００５】図３（ａ）に示すように、Ｐ型半導体基板
１６上にゲート酸化膜酸化膜１７を介してポリシリコン
のゲート電極１８を形成する。その後、しきい電圧制御
のためのイオン注入等を行い、このポリシリコンのゲー
ト電極１８をマスクとしてＰ型不純物１９をソースドレ
イン形成予定領域に全面にイオン注入してＰ型不純物領
域２０を形成する。
【０００６】その後、図３（ｂ）に示すようにゲート電
極１８の側面にサイドウォール２１を形成し、このサイ
ドウォール２１とゲート電極１８をマスクとしてＮ型不
純物２２を高ドーズでイオン注入し、ソースドレイン領
域２３を形成する。これに熱処理を加えることによっ
て、ゲート電極１８近傍に、Ｎ+型不純物領域のソース
ドレイン領域２３に接してＰ型不純物領域のポケット領
域２４を形成する。その後は、通常の工程に従い、層間
の絶縁膜及び配線等を形成する。
【０００７】図３に示した方法では、ポケット領域形成
のためのイオン注入工程とソースドレイン領域形成のた
めのイオン注入工程の間にサイドウォール形成工程が必
要となる。このサイドウォール形成においては高温工程
が含まれるため、ＣＭＯＳ半導体装置の製造では、マス
ク工程が増えてしまうという欠点が生じる。
【０００８】このマスク工程を削除するため、サイドウ
ォール形成後、ポケット形成のためのイオン注入とソー
スドレイン形成のためのイオン注入を行っている従来例
を以下に示す。
【０００９】図４（ａ）は周知の技術により、Ｐ型半導
体基板２５上にゲート酸化膜２６を形成したのちポリシ
リコンのゲート電極２７及びサイドウォール２８を形成
したものである。その後、図４（ｂ）に示すようにＰ型
不純物２９とＮ型不純物３０を同時にイオン注入して、
熱処理を加えてＰ型不純物領域であるポケット領域３１
とＮ+型不純物であるソースドレイン領域３２を形成す
るものである。
【００１０】さて、図４（ａ）及び図４（ｂ）に示した
従来技術では、サイドウォール形成のためのマスク工程
を削除できるという利点はあるものの、図４（ｂ）に示
すように、ソースドレイン領域３２の底面部分にポケッ
ト領域３１が重なってしまうため、接合容量が増大する
という欠点が生じてしまう。
【００１１】したがってサイドウォール形成後、Ｐ型不
純物とＮ型不純物を同時にイオン注入する際、ソースド
レイン領域の底面部分にポケット領域が重ならないよう
にすることが必要である。これを改善した従来例を図５
にし示す。
【００１２】図５（ａ）に示すようにＰ型半導体基板３
３上にゲート酸化膜３４，ゲート電極３５及びサイドウ
ォール３６を形成した後、Ｐ型不純物３７を斜めイオン
注入し浅いＰ型不純物領域３８を形成し、その後、図５
（ｂ）に示すようにＮ型不純物３９をイオン注入してソ
ースドレイン領域４０及びポケット領域４１を形成す
る。現在では、ポケット領域を斜めイオン注入により形
成する方法が主流となっている。
【００１３】
【発明が解決しようとする課題】以上、従来技術を述べ
てきたが、従来技術には次の問題点が存在する。すなわ
ち、図５（ａ）及び図５（ｄ）に示した従来技術では、
Ｐ型不純物を斜めに回転イオン注入し、ポケット領域４
１をソースドレイン領域４０より浅く形成しようとして
いる。
【００１４】しかし、その後のソースドレイン形成時の
熱処理でポケットイオン注入層が拡散してしまい、ポケ
ット領域がソースドレイン領域の底面部分に重なってし
まい接合容量が増大するという問題点が生じている。
【００１５】この問題点が生じる最大の原因は、従来技
術においてポケットイオン注入をソースドレイン形成予
定領域全面に行う構造およびその製造方法を用いてきた
ことにある。従って、上述の問題点を解決するために
は、ゲート端近傍部分のみに選択的にポケット領域形成
のためのイオン注入を行う構造及び製造方法を用いる必
要があると言える。
【００１６】本発明の目的は、半導体基板にポケット領
域を形成する場合にゲート端近傍部分のみにイオン注入
を行い、ソースドレイン領域と半導体基板間の接合容量
を増加させることなく、短チャネル効果を抑制する半導
体装置およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、酸化膜と、ゲート電極
と、サイドウォールと、ソースドレイン領域と、選択成
長層と、ポケット領域とを有する半導体装置であって、
酸化膜は、半導体基板上に形成されたものであり、ゲー
ト電極は、前記酸化膜上に形成されたものであり、サイ
ドウォールは絶縁膜からなり、前記ゲート電極および前
記酸化膜側面に形成されたものであり、ソースドレイン
領域は、前記半導体基板中に形成されたものであり、選
択成長層は半導体膜からなり、前記ソースドレイン上に
前記サイドウォール端にファセットが生じて形成された
ものであり、ポケット領域は、ソースドレイン領域に接
し、かつ前記ゲート電極直下の部分に形成されたもので
ある。
【００１８】また本発明に係る半導体装置の製造方法
は、酸化膜形成工程と、ゲート電極形成工程と、サイド
ウォール形成工程と、ソースドレイン形成工程と、選択
成長膜形成工程と、ポケット領域形成工程とを有する半
導体装置の製造方法であって、酸化膜形成工程は、半導
体基板上に酸化膜を形成する処理であり、ゲート電極形
成工程は、前記酸化膜上にゲート電極材料を形成し、そ
のゲート電極材料を異方性エッチングすることによりゲ
ート電極を形成する処理であり、サイドウォール形成工
程は、前記ゲート電極の側面に電気的に絶縁体であるサ
イドウォールを形成する処理であり、ソースドレイン領
域形成工程は、前記サイドウォールをマスクとしてソー
スドレイン領域を形成する処理であり、選択成長膜形成
工程は、前記ソースドレイン領域上に前記サイドウォー
ル端にファセットが生じるような半導体膜を選択成長さ
せる処理であり、ポケット領域形成領域は、前記半導体
膜の選択成長後、不純物を斜めイオン注入することによ
りポケット領域を形成する処理である。
【００１９】また前記半導体基板面の法線に対する前記
斜めイオンの角度θと、前記半導体基板面の法線に対す
る前記ファセットのなす角度θ1とをθ＜θ1の条件に設
定して、前記斜めイオン注入を行うものである。
【００２０】また前記斜めイオン注入は、前記半導体基
板を回転させて行うものである。
【００２１】また前記半導体基板面の法線に対する前記
斜めイオンの角度θと、前記ソースドレイン領域が前記
サイドウォール端から前記ゲート電極方向に伸びている
距離Ｘj’，ソースドレイン拡散層の接合深さＸj，前記
選択成長を行った半導体膜厚ＴepiとをＴepi＞（Ｘj’
／ｔａｎθ）−Ｘjに設定して、前記半導体膜の選択成
長を行うものである。
【００２２】以上のように本発明によれば、サイドウォ
ール形成後、サイドウォール及びゲート電極をマスクと
してイオン注入によりソースドレイン領域を形成し、そ
の後、ソースドレイン領域上にサイドウォール端にファ
セットを生じるように半導体膜の選択成長を行い、この
ファセットが形成された半導体膜の選択成長層，サイド
ウォール及びゲート電極をマスクとして斜めイオン注入
を行うことにより、ポケット領域を形成する。
【００２３】本発明によれば、ポケットイオン注入時に
サイドウォール端のファセットの生じている部分を通過
した不純物は半導体基板中に深くイオン注入され、また
ファセットの生じていない部分の半導体選択成長層を通
過した不純物は半導体基板すなわちソースドレイン領域
にイオン注入されないか、もしくは極浅くしかイオン注
入されない。
【００２４】従って、その後の工程で熱処理を行って
も、ポケット領域がソースドレイン領域の底面部分に重
なることはなく、ポケット領域を制御性良くゲート端近
傍のみに選択的に形成することが可能となり、接合容量
を増大させずにポケット構造を採用することが可能とな
る。
【００２５】
【発明の実施の形態】以下、本発明を図により説明す
る。図１は本発明をＮチャネル型ＭＯＳＦＥＴに適用し
た例を示すものである。
【００２６】まず図１（ａ）に示すように周知の技術に
よりｐ（１００）Ｓｉ基板１にフィールド酸化膜２を形
成して素子分離を行う。その後、しきい電圧調整のため
例えばＢ+のイオン注入を行い、熱酸化法などにより５
ｎｍ程度のゲート酸化膜３を設ける。その後ゲート酸化
膜３上にゲート電極となる多結晶シリコンを１５０ｎｍ
程度堆積しフォトリソグラフィーによりパターニング
し、異方性エッチングにより多結晶シリコンからなるゲ
ート電極４を形成する。
【００２７】その後、図１（ｂ）に示すように例えば膜
厚６０ｎｍのＣＶＤＳｉＯ2膜を堆積し、異方性エッチ
ングを行うことによりゲート電極４の側面にＳｉＯ2か
らなるサイドウォール５を形成する。次に例えばＡｓ+
６をイオン注入エネルギー３０ｋｅＶでドーズ量３×１
０15ｃｍ-2，注入角度０度でイオン注入してソースドレ
イン領域７を形成する。
【００２８】その後、例えば窒素雰囲気中で１０００℃
秒程度の熱処理によりソースドレイン領域７の活性化を
行い、ソースドレイン領域表面の自然酸化膜をフッ酸等
で除去する。
【００２９】その後、図１（ｃ）に示すように、例えば
ＣＶＤ法によりソースドレイン領域表面上にシリコンか
らなる選択成長層８を例えば５０ｎｍ程度形成する。な
お、この選択成長層８は他の半導体膜でもよい。このシ
リコン選択成長の際、ＳｉＯ2との選択性の高い条件を
用いて、サイドウォール端にファセット９を形成してお
く。
【００３０】その後、図１（ｄ）に示すように、例えば
ＢＦ2 +１０を例えばエネルギー３０ｋｅＶ，ドーズ量３
×１０13ｃｍ-で、半導体基板法線に対して例えば４０
°程度の斜め方向から、半導体基板１を回転させつつイ
オンを注入し、ポケット領域１１を形成する。なお、こ
の斜めイオン注入の際、下記式を満たす条件で行う必要
がある。 θ≦θ1 ここで図１（ｅ）に示すように、θは半導体基板法線１
２に対するイオン注入角度を示し、θ1はファセットと
半導体基板法線１２とのなす角度を示している。これ
は、ゲート電極４の近傍にポケット領域を制御よく形成
するためにイオン注入角度をファセットと半導体基板法
線とのなす角度よりも浅くする必要があるためである。
【００３１】またシリコン選択成長層は下記式を満たす
条件で形成する必要がある。 Ｔepi＞（Ｘj’／ｔａｎθ）−Ｘj ここで、Ｔepiはファセットの生じていない部分のシリ
コン選択成長層の膜厚，Ｘjはソースドレイン領域の接
合深さ，Ｘj’はソースドレイン領域がサイドウォール
端からゲート電極に伸びている距離，θは半導体基板法
線に対するイオン注入角度を示している。この条件を満
たす必要は以下の理由による（図１（ｆ）参照）。
【００３２】すなわち、ポケット領域１１は言うまでも
なくゲート電極４の近傍ではソースドレイン領域７より
外側に形成する必要がある。従って、この必要性から、
以下の条件式を満たす必要がある。 Ｘpocket＞Ｘj’／ｔａｎθ ただし、ここでθは半導体基板法線１２に対するイオン
注入角度，Ｘj’はソースドレイン領域７がサイドウォ
ール５端からゲート電極４の方向に伸びている距離，Ｘ
pocketはポケットイオン注入でイオン注入された不純物
の平均飛程の半導体基板表面からの距離である。
【００３３】またソースドレイン領域７の底面部分にポ
ケット領域１１が重ならないようにするためには、 Ｘpocket＜Ｔepi＋Ｘj の関係を満たす必要がある。ここで、Ｔepiはファセッ
トの生じていない部分のシリコン選択成長層８の膜厚で
ある。以上より、 Ｔepi＞（Ｘj’／ｔａｎθ）−Ｘj を満たす必要性が生じてくる。
【００３４】その後、例えば窒素雰囲気中で１０００℃
１０秒程度の熱処理を行う。その後、従来技術を用い
て、層間の絶縁膜及び配線等を形成する。
【００３５】以上の工程により、サイドウォール端にフ
ァセットを有する半導体膜の選択成長層をマスクとして
斜めポケットイオン注入を行うことにより、ゲート端近
傍のみポケット層を有する半導体装置が完成される。
【００３６】
【発明の効果】以上説明したように本発明によれば、サ
イドウォール端にファセットを有する半導体膜の選択成
長層をマスクとして斜めポケットイオン注入によりポケ
ット領域を形成するため、ゲート端近傍部分のみに選択
的に制御良くポケット領域を形成することができる。
【００３７】従って、ポケット領域がソースドレイン領
域の底面部分に重なることを避けることが制御良くで
き、接合容量を増大させることなくポケット領域を形成
することができる。
【００３８】また半導体基板を回転させてイオン注入を
行なうことにより、イオン注入を均一に行なうことがで
きる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は本発明の実施形態を製造工程
順に示す断面図である。
【図２】ポケット構造の概略を示す断面図である。
【図３】（ａ），（ｂ）は従来例を製造工程順に示す断
面図である。
【図４】（ａ），（ｂ）は従来例を製造工程順に示す断
面図である。
【図５】（ａ），（ｂ）は従来例を製造工程順に示す断
面図である。
【符号の説明】
１ ｐ（１００）Ｓｉ基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ サイドウォール ６ Ａｓ+ ７ ソースドレイン領域 ８ シリコン選択成長層 ９ ファセット １０ ＢＦ2 + １１ ポケット領域 １２ 半導体基板法線 １３ ゲート電極 １４ ソースドレイン領域 １５ ポケット領域 １６ Ｐ型半導体基板 １７ ゲート酸化膜 １８ ゲート電極 １９ Ｐ型不純物 ２０ Ｐ型不純物領域 ２１ サイドウォール ２２ Ｎ型不純物 ２３ ソースドレイン領域 ２４ ポケット領域 ２５ Ｐ型半導体基板 ２６ ゲート酸化膜 ２７ ゲート電極 ２８ サイドウォール ２９ Ｐ型不純物 ３０ Ｎ型不純物 ３１ ポケット領域 ３２ ソースドレイン領域 ３３ Ｐ型半導体基板 ３４ ゲート酸化膜 ３５ ゲート電極 ３６ サイドウォール ３７ Ｐ型不純物 ３８ Ｐ型不純物領域 ３９ Ｎ型不純物 ４０ ソースドレイン領域 ４１ ポケット領域

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 酸化膜と、ゲート電極と、サイドウォー
    ルと、ソースドレイン領域と、選択成長層と、ポケット
    領域とを有する半導体装置であって、 酸化膜は、半導体基板上に形成されたものであり、 ゲート電極は、前記酸化膜上に形成されたものであり、 サイドウォールは絶縁膜からなり、前記ゲート電極およ
    び前記酸化膜側面に形成されたものであり、 ソースドレイン領域は、前記半導体基板中に形成された
    ものであり、 選択成長層は半導体膜からなり、前記ソースドレイン上
    に前記サイドウォール端にファセットが生じて形成され
    たものであり、 ポケット領域は、ソースドレイン領域に接し、かつ前記
    ゲート電極直下の部分に形成されたものであることを特
    徴とする半導体装置。
  2. 【請求項２】 酸化膜形成工程と、ゲート電極形成工程
    と、サイドウォール形成工程と、ソースドレイン形成工
    程と、選択成長膜形成工程と、ポケット領域形成工程と
    を有する半導体装置の製造方法であって、 酸化膜形成工程は、半導体基板上に酸化膜を形成する処
    理であり、 ゲート電極形成工程は、前記酸化膜上にゲート電極材料
    を形成し、そのゲート電極材料を異方性エッチングする
    ことによりゲート電極を形成する処理であり、 サイドウォール形成工程は、前記ゲート電極の側面に電
    気的に絶縁体であるサイドウォールを形成する処理であ
    り、 ソースドレイン領域形成工程は、前記サイドウォールを
    マスクとしてソースドレイン領域を形成する処理であ
    り、 選択成長膜形成工程は、前記ソースドレイン領域上に前
    記サイドウォール端にファセットが生じるような半導体
    膜を選択成長させる処理であり、 ポケット領域形成領域は、前記半導体膜の選択成長後、
    不純物を斜めイオン注入することによりポケット領域を
    形成する処理であることを特徴とする半導体装置の製造
    方法。
  3. 【請求項３】 前記半導体基板面の法線に対する前記斜
    めイオンの角度θと、前記半導体基板面の法線に対する
    前記ファセットのなす角度θ1とをθ＜θ1の条件に設定
    して、前記斜めイオン注入を行うことを特徴とする請求
    項２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記斜めイオン注入は、前記半導体基板
    を回転させて行うことを特徴とする請求項２に記載の半
    導体装置の製造方法。
  5. 【請求項５】 前記半導体基板面の法線に対する前記斜
    めイオンの角度θと、前記ソースドレイン領域が前記サ
    イドウォール端から前記ゲート電極方向に伸びている距
    離Ｘj’，ソースドレイン拡散層の接合深さＸj，前記選
    択成長を行った半導体膜厚ＴepiとをＴepi＞（Ｘj’／
    ｔａｎθ）−Ｘjに設定して、前記半導体膜の選択成長
    を行うことを特徴とする請求項２に記載の半導体装置の
    製造方法。
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