JPH0945899A - 縦型トランジスタを持つ半導体装置の製造方法 - Google Patents
縦型トランジスタを持つ半導体装置の製造方法Info
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- JPH0945899A JPH0945899A JP19153495A JP19153495A JPH0945899A JP H0945899 A JPH0945899 A JP H0945899A JP 19153495 A JP19153495 A JP 19153495A JP 19153495 A JP19153495 A JP 19153495A JP H0945899 A JPH0945899 A JP H0945899A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims description 40
- 238000002513 implantation Methods 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000005684 electric field Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- Ceramic Engineering (AREA)
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Abstract
(57)【要約】
【目的】 縦型トランジスタにＬＤＤを確実に形成で
き、更に縦型トランジスタのしきい値電圧の制御ができ
る半導体装置の製造方法を提供する。 【構成】 基板２に対しほぼ垂直方向に形成された段差
側壁部４ａに沿って伸びるチャネル領域を有する縦型ト
ランジスタの製造方法である。基板２に対してほぼ垂直
方向のイオン注入を行い、ＬＤＤとなるオフセット領域
１１，１２を形成し、段差側壁部４ａにサイドウオール
５を形成した後、該サイドウオールの上からソース・ド
レイン領域形成のためのイオン注入を行う。これによ
り、ソース・ドレイン領域がＬＤＤ（Lightly Doped Dr
ain）に対して自己整合的に容易に形成することができ
る。また、基板２に対して斜め方向からのイオン注入を
行う工程によりしきい値電圧制御を行う。
き、更に縦型トランジスタのしきい値電圧の制御ができ
る半導体装置の製造方法を提供する。 【構成】 基板２に対しほぼ垂直方向に形成された段差
側壁部４ａに沿って伸びるチャネル領域を有する縦型ト
ランジスタの製造方法である。基板２に対してほぼ垂直
方向のイオン注入を行い、ＬＤＤとなるオフセット領域
１１，１２を形成し、段差側壁部４ａにサイドウオール
５を形成した後、該サイドウオールの上からソース・ド
レイン領域形成のためのイオン注入を行う。これによ
り、ソース・ドレイン領域がＬＤＤ（Lightly Doped Dr
ain）に対して自己整合的に容易に形成することができ
る。また、基板２に対して斜め方向からのイオン注入を
行う工程によりしきい値電圧制御を行う。
Description
【０００１】
【産業上の利用分野】本発明は、基板に対しほぼ垂直方
向に形成された段差に沿って伸びるチャネル領域を有す
る縦型トランジスタを持つ半導体装置の製造方法および
その方法により得られる半導体装置に関する。
向に形成された段差に沿って伸びるチャネル領域を有す
る縦型トランジスタを持つ半導体装置の製造方法および
その方法により得られる半導体装置に関する。
【０００２】
【従来の技術】基板表面を利用するＭＩＳＦＥＴに対し
て電流容量を向上させる手法として、基板に対しほぼ垂
直方向に形成された段差の側壁部に沿って伸びるチャネ
ル領域を有する縦型トランジスタが提案されている。こ
のような縦型トランジスタの製造方法の一例について、
図５および図６により説明する。
て電流容量を向上させる手法として、基板に対しほぼ垂
直方向に形成された段差の側壁部に沿って伸びるチャネ
ル領域を有する縦型トランジスタが提案されている。こ
のような縦型トランジスタの製造方法の一例について、
図５および図６により説明する。
【０００３】まず、たとえばシリコン基板２１上にシリ
コンエピタキシャル層２２を選択的に成長させた後、基
板に対しほぼ垂直方向から、図５に示すように、高濃度
のイオン注入により不純物を打ち込み、縦型トランジス
タのソース・ドレイン領域２３、２４を形成する。
コンエピタキシャル層２２を選択的に成長させた後、基
板に対しほぼ垂直方向から、図５に示すように、高濃度
のイオン注入により不純物を打ち込み、縦型トランジス
タのソース・ドレイン領域２３、２４を形成する。
【０００４】その後、図６に示すように、酸化シリコン
膜で構成されたゲート絶縁膜２５を熱酸化法により形成
し、次いで、たとえばポリシリコンを成膜し、レジスト
パターニング、反応性イオンエッチング、イオン注入に
よる不純物打ち込みなどの方法を用いて、ゲート電極２
６を形成して縦型トランジスタを完成する。
膜で構成されたゲート絶縁膜２５を熱酸化法により形成
し、次いで、たとえばポリシリコンを成膜し、レジスト
パターニング、反応性イオンエッチング、イオン注入に
よる不純物打ち込みなどの方法を用いて、ゲート電極２
６を形成して縦型トランジスタを完成する。
【０００５】このような方法によって形成した縦型トラ
ンジスタでは、ソース・ドレイン領域の形成を１度にで
きる利点はあるものの、チャネルとソース・ドレイン領
域との接合部で高電界が発生し、いわゆるホットキャリ
アによるトランジスタの性能劣化の問題があった。
ンジスタでは、ソース・ドレイン領域の形成を１度にで
きる利点はあるものの、チャネルとソース・ドレイン領
域との接合部で高電界が発生し、いわゆるホットキャリ
アによるトランジスタの性能劣化の問題があった。
【０００６】このため、縦型トランジスタにおいて、Ｌ
ＤＤ（Lightly Doped Drain）構造を形成できる方法が
要望されている。また、しきい値電圧は、チャネル部の
シリコン層、すなわちエピタキシャル層の不純物濃度に
より決まってしまうため、しきい値電圧の制御が困難で
あるという問題もある。
ＤＤ（Lightly Doped Drain）構造を形成できる方法が
要望されている。また、しきい値電圧は、チャネル部の
シリコン層、すなわちエピタキシャル層の不純物濃度に
より決まってしまうため、しきい値電圧の制御が困難で
あるという問題もある。
【０００７】本発明は、上記事情に鑑みなされたもの
で、上記縦型トランジスタにＬＤＤを確実に形成できる
半導体装置の製造方法を提供することを目的とする。ま
た、縦型トランジスタのしきい値電圧の制御ができる半
導体装置の製造方法を提供することを目的とする。
で、上記縦型トランジスタにＬＤＤを確実に形成できる
半導体装置の製造方法を提供することを目的とする。ま
た、縦型トランジスタのしきい値電圧の制御ができる半
導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る縦型トランジスタを持つ半導体装置の
製造方法は、基板の表面に段差を形成する工程と、少な
くとも前記段差の底部および頭部に第１のイオン注入を
行う工程と、前記段差の側壁部にサイドウオールを形成
した後、該サイドウオールをマスクとして、段差の底部
および頭部に第２のイオン注入を行う工程と、前記サイ
ドウォールを除去した後、前記段差の底部、頭部、およ
び側壁部にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜の上にゲート電極を形成する工程とを有する。
め、本発明に係る縦型トランジスタを持つ半導体装置の
製造方法は、基板の表面に段差を形成する工程と、少な
くとも前記段差の底部および頭部に第１のイオン注入を
行う工程と、前記段差の側壁部にサイドウオールを形成
した後、該サイドウオールをマスクとして、段差の底部
および頭部に第２のイオン注入を行う工程と、前記サイ
ドウォールを除去した後、前記段差の底部、頭部、およ
び側壁部にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜の上にゲート電極を形成する工程とを有する。
【０００９】前記第１のイオン注入が、略垂直方向から
の中濃度のイオン注入であることが好ましい。前記第１
のイオン注入の前後に、比較的低濃度の斜めイオン注入
を行い、この斜めイオン注入により、前記段差の側壁部
にもイオン注入を行い、側壁部に形成されるチャネル領
域のしきい値電圧を制御することが好ましい。
の中濃度のイオン注入であることが好ましい。前記第１
のイオン注入の前後に、比較的低濃度の斜めイオン注入
を行い、この斜めイオン注入により、前記段差の側壁部
にもイオン注入を行い、側壁部に形成されるチャネル領
域のしきい値電圧を制御することが好ましい。
【００１０】前記第２のイオン注入が、比較的高濃度
で、前記第１のイオン注入よりも注入深さが浅い位置に
濃度のピークを持つ略垂直方向からのイオン注入である
ことが好ましい。
で、前記第１のイオン注入よりも注入深さが浅い位置に
濃度のピークを持つ略垂直方向からのイオン注入である
ことが好ましい。
【００１１】
【作用】本発明に係る縦型トランジスタを持つ半導体装
置の製造方法では、前記第１のイオン注入により、比較
的低濃度の縦型トランジスタ用ＬＤＤ領域を形成する。
また、サイドウォールの上から第２のイオン注入を行う
ことにより、前記ＬＤＤ領域の内部に、自己整合的に、
縦型トランジスタ用ソース・ドレイン領域を形成するこ
とができる。
置の製造方法では、前記第１のイオン注入により、比較
的低濃度の縦型トランジスタ用ＬＤＤ領域を形成する。
また、サイドウォールの上から第２のイオン注入を行う
ことにより、前記ＬＤＤ領域の内部に、自己整合的に、
縦型トランジスタ用ソース・ドレイン領域を形成するこ
とができる。
【００１２】このため、本発明に係る製造方法を用いて
得られた縦型トランジスタでは、ソース・ドレイン領域
に対して自己整合的にＬＤＤ領域が形成してあり、ジャ
ンクション部での高電界の発生が抑制され、ホットキャ
リア耐性が向上し、縦型トランジスタの性能が向上す
る。
得られた縦型トランジスタでは、ソース・ドレイン領域
に対して自己整合的にＬＤＤ領域が形成してあり、ジャ
ンクション部での高電界の発生が抑制され、ホットキャ
リア耐性が向上し、縦型トランジスタの性能が向上す
る。
【００１３】また、第１のイオン注入工程の前後に、斜
めイオン注入を行うことで、段差の側壁部にも不純物が
同時にイオン注入され、そのドーズ量を制御すること
で、その部分に形成されるチャネル領域の不純物濃度を
制御することができ、しきい値電圧の制御が容易にでき
る。
めイオン注入を行うことで、段差の側壁部にも不純物が
同時にイオン注入され、そのドーズ量を制御すること
で、その部分に形成されるチャネル領域の不純物濃度を
制御することができ、しきい値電圧の制御が容易にでき
る。
【００１４】
【実施例】以下、本発明の実施例について、図面を参照
しながら具体的に説明する。図１〜図４は、本発明の半
導体装置の製造方法の工程を説明する概略断面図であ
る。
しながら具体的に説明する。図１〜図４は、本発明の半
導体装置の製造方法の工程を説明する概略断面図であ
る。
【００１５】まず、図１に示すように、半導体基板とし
て、たとえばシリコン基板２を用い、その上にシリコン
エピタキシャル層３を選択的に成長させる。本実施例で
は、Ｎチャネルの縦型ＭＯＳトランジスタを形成するた
めに、シリコン基板２の表面およびエピタキシャル層の
導電型はＰ型である。
て、たとえばシリコン基板２を用い、その上にシリコン
エピタキシャル層３を選択的に成長させる。本実施例で
は、Ｎチャネルの縦型ＭＯＳトランジスタを形成するた
めに、シリコン基板２の表面およびエピタキシャル層の
導電型はＰ型である。
【００１６】次に、ＲＩＥなどのエッチング技術を用い
て、シリコンエピタキシャル層３の表面（広い意味で半
導体基板の表面）に、段差４を形成する。なお、段差４
は、エピタキシャル層の選択成長時に同時に形成しても
よい。段差４により、段差４を囲む側壁部４ａが形成さ
れる。次に、図１に示すように、基板２に対してほぼ垂
直方向から中濃度のイオン注入による不純物打ち込みを
行い（第１のイオン注入）、段差４の底部とオフセット
領域１１，１２を形成する。このオフセット領域はＬＤ
Ｄ領域を構成する。このイオン注入時に、たとえばＰｈ
ｏｓ+ などのＮ型不純物として用いた場合には、そのド
ーズ量は、２×１０13〜３×１０13／ｃｍ2 、注入エネ
ルギーは、２０〜４０ｋｅＶが好ましい。
て、シリコンエピタキシャル層３の表面（広い意味で半
導体基板の表面）に、段差４を形成する。なお、段差４
は、エピタキシャル層の選択成長時に同時に形成しても
よい。段差４により、段差４を囲む側壁部４ａが形成さ
れる。次に、図１に示すように、基板２に対してほぼ垂
直方向から中濃度のイオン注入による不純物打ち込みを
行い（第１のイオン注入）、段差４の底部とオフセット
領域１１，１２を形成する。このオフセット領域はＬＤ
Ｄ領域を構成する。このイオン注入時に、たとえばＰｈ
ｏｓ+ などのＮ型不純物として用いた場合には、そのド
ーズ量は、２×１０13〜３×１０13／ｃｍ2 、注入エネ
ルギーは、２０〜４０ｋｅＶが好ましい。
【００１７】また、同図のように、前記イオン注入の前
後に、斜め方向からイオン注入（斜めイオン注入）によ
る不純物導入を行い、縦型トランジスタのチャネル領域
１３の不純物濃度を制御する。これにより、縦型トラン
ジスタのしきい値電圧を所望の値に制御することが可能
になる。この場合のイオン注入条件は、たとえばＢ+な
どのＰ型不純物として用いた場合には、そのドーズ量
は、２×１０12〜３×１０12／ｃｍ2 、注入エネルギー
は、２０〜３０ｋｅＶが好ましい。
後に、斜め方向からイオン注入（斜めイオン注入）によ
る不純物導入を行い、縦型トランジスタのチャネル領域
１３の不純物濃度を制御する。これにより、縦型トラン
ジスタのしきい値電圧を所望の値に制御することが可能
になる。この場合のイオン注入条件は、たとえばＢ+な
どのＰ型不純物として用いた場合には、そのドーズ量
は、２×１０12〜３×１０12／ｃｍ2 、注入エネルギー
は、２０〜３０ｋｅＶが好ましい。
【００１８】その後、図２に示すように、たとえば酸化
シリコン膜を堆積して段差４を埋め、次に全面異方性の
反応性イオンエッチング（ＲＩＥ）により段差側壁部４
ａに酸化シリコン膜のサイドウオール５を形成する。こ
のサイドウォール５は、たとえば酸化シリコン以外に、
ＰＳＧ膜、ＢＰＳＧ膜、あるいは窒化シリコン膜などで
構成してもよい。
シリコン膜を堆積して段差４を埋め、次に全面異方性の
反応性イオンエッチング（ＲＩＥ）により段差側壁部４
ａに酸化シリコン膜のサイドウオール５を形成する。こ
のサイドウォール５は、たとえば酸化シリコン以外に、
ＰＳＧ膜、ＢＰＳＧ膜、あるいは窒化シリコン膜などで
構成してもよい。
【００１９】このサイドウオール５の段差底壁部４ｂに
おける厚さは、段差の深さなどに依存するが、たとえば
１００〜２００ｎｍ程度とすることが好ましい。サイド
ウオール５を形成した後、図３に示すように、基板に対
して垂直方向から高濃度のイオン注入による不純物導入
を行う。これにより、図３に示すようなソース・ドレイ
ン領域１１ａ，１２ａが形成される。この場合、イオン
の打ち込み深さは、上記オフセット領域１１，１２より
浅く、かつ不純物濃度を高くすることが好ましい。具体
的には、このイオン注入条件は、たとえばＡｓ+ などの
Ｎ型不純物として用いた場合には、そのドーズ量は、２
×１０15〜３×１０15／ｃｍ2 、注入エネルギーは、２
０〜３０ｋｅＶが好ましい。これにより、ソース・ドレ
イン領域１１ａ，１２ａは、確実にオフセット領域１
１，１２内に入るので、ＬＤＤ領域１１ｂ，１２ｂ（図
４参照）を自己整合的に形成することができる。
おける厚さは、段差の深さなどに依存するが、たとえば
１００〜２００ｎｍ程度とすることが好ましい。サイド
ウオール５を形成した後、図３に示すように、基板に対
して垂直方向から高濃度のイオン注入による不純物導入
を行う。これにより、図３に示すようなソース・ドレイ
ン領域１１ａ，１２ａが形成される。この場合、イオン
の打ち込み深さは、上記オフセット領域１１，１２より
浅く、かつ不純物濃度を高くすることが好ましい。具体
的には、このイオン注入条件は、たとえばＡｓ+ などの
Ｎ型不純物として用いた場合には、そのドーズ量は、２
×１０15〜３×１０15／ｃｍ2 、注入エネルギーは、２
０〜３０ｋｅＶが好ましい。これにより、ソース・ドレ
イン領域１１ａ，１２ａは、確実にオフセット領域１
１，１２内に入るので、ＬＤＤ領域１１ｂ，１２ｂ（図
４参照）を自己整合的に形成することができる。
【００２０】その後、酸化シリコン膜で構成されたサイ
ドウオール５をフッ化水素酸などを用いたエッチング法
によって除去した後、たとえば熱酸化法などで酸化シリ
コン膜から成るゲート絶縁膜６を形成する。次いで、た
とえばポリシリコンを堆積し、レジストパターニング、
反応性イオンエッチング、イオン注入による不純物導入
などの方法により、ゲート電極７を形成する。これによ
り、図４に示す断面形状の縦型トランジスタ１を完成す
ることができる。なお、ゲート電極７としては、ポリシ
リコン以外に、アモルファスシリコン、タングステンシ
リサイドなどのシリサイド金属、タングステンなどの金
属、ポリシリコン膜とシリサイド膜との積層膜などのそ
の他の導電層で構成することもできる。
ドウオール５をフッ化水素酸などを用いたエッチング法
によって除去した後、たとえば熱酸化法などで酸化シリ
コン膜から成るゲート絶縁膜６を形成する。次いで、た
とえばポリシリコンを堆積し、レジストパターニング、
反応性イオンエッチング、イオン注入による不純物導入
などの方法により、ゲート電極７を形成する。これによ
り、図４に示す断面形状の縦型トランジスタ１を完成す
ることができる。なお、ゲート電極７としては、ポリシ
リコン以外に、アモルファスシリコン、タングステンシ
リサイドなどのシリサイド金属、タングステンなどの金
属、ポリシリコン膜とシリサイド膜との積層膜などのそ
の他の導電層で構成することもできる。
【００２１】このようにして得られた縦型トランジスタ
は、ソース・ドレイン領域に自己整合的にＬＤＤ領域が
形成されているので、接合部で高電界発生が抑制され、
ホットキャリアによるトランジスタの性能劣化は生じな
い。また、しきい値電圧は、斜めイオン注入による不純
物打ち込み量により制御することが可能である。
は、ソース・ドレイン領域に自己整合的にＬＤＤ領域が
形成されているので、接合部で高電界発生が抑制され、
ホットキャリアによるトランジスタの性能劣化は生じな
い。また、しきい値電圧は、斜めイオン注入による不純
物打ち込み量により制御することが可能である。
【００２２】本発明は、上記実施例に限定されるもので
はない。たとえば、上記実施例では、溝状の段差部とし
たが、逆に突出型の段差部でもよく、更に、上述した実
施例では、トランジスタをＮチャネル型としたが、Ｐチ
ャネル型の縦型ＭＯＳトランジスタも、不純物の導電型
を逆にするのみで、上記実施例と同様にして半導体装置
を製造することができる。
はない。たとえば、上記実施例では、溝状の段差部とし
たが、逆に突出型の段差部でもよく、更に、上述した実
施例では、トランジスタをＮチャネル型としたが、Ｐチ
ャネル型の縦型ＭＯＳトランジスタも、不純物の導電型
を逆にするのみで、上記実施例と同様にして半導体装置
を製造することができる。
【００２３】また更に、その他本発明の要旨を逸脱しな
い範囲で種々変更することができる。
い範囲で種々変更することができる。
【００２４】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、縦型トランジスタにおいて、ソース・ドレイン領域
に対して自己整合的にＬＤＤ領域を形成することができ
る。このため、この方法により得られた半導体装置で
は、ジャンクション部での高電界の発生が抑制され、ホ
ットキャリア耐性が向上し、縦型トランジスタの性能が
向上する。
ば、縦型トランジスタにおいて、ソース・ドレイン領域
に対して自己整合的にＬＤＤ領域を形成することができ
る。このため、この方法により得られた半導体装置で
は、ジャンクション部での高電界の発生が抑制され、ホ
ットキャリア耐性が向上し、縦型トランジスタの性能が
向上する。
【００２５】また、第１のイオン注入工程の前後に、斜
めイオン注入を行うことで、段差の側壁部にも不純物が
同時にイオン注入され、そのドーズ量を制御すること
で、その部分に形成されるチャネル領域の不純物濃度を
制御することができ、しきい値電圧の制御が容易にでき
る。
めイオン注入を行うことで、段差の側壁部にも不純物が
同時にイオン注入され、そのドーズ量を制御すること
で、その部分に形成されるチャネル領域の不純物濃度を
制御することができ、しきい値電圧の制御が容易にでき
る。
【図１】本発明の縦型トランジスタの製造工程を示す概
略断面図である。
略断面図である。
【図２】図１に続く製造工程を示す概略断面図である。
【図３】図２に続く製造工程を示す概略断面図である。
【図４】図３に続く製造工程を示す概略断面図である。
【図５】従来の縦型トランジスタの製造工程を示す概略
断面図である。
断面図である。
【図６】図５に続く縦型トランジスタの製造工程を示す
概略断面図である。
概略断面図である。
１… 縦型トランジスタ ２… シリコン基板 ３… エピタキシャル層 ４… 段差 ４ａ… 段差側壁部 ５… サイドウオール ６… ゲート絶縁膜 ７… ゲート電極 １１，１２… オフセット領域 １１ａ，１２ａ… ソース・ドレイン領域 １１ｂ，１２ｂ… ＬＤＤ領域 １３… チャネル領域
Claims (5)
- 【請求項１】基板に対しほぼ垂直方向に形成された段差
の側壁部に沿って伸びるチャネル領域を有する縦型トラ
ンジスタを持つ半導体装置の製造方法であって、 前記基板の表面に段差を形成する工程と、 少なくとも前記段差の底部および頭部に第１のイオン注
入を行う工程と、 前記段差の側壁部にサイドウオールを形成した後、該サ
イドウオールをマスクとして、段差の底部および頭部に
第２のイオン注入を行う工程と、 前記サイドウォールを除去した後、前記段差の底部、頭
部、および側壁部にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程とを
有する縦型トランジスタを持つ半導体装置の製造方法。 - 【請求項２】前記第１のイオン注入が、略垂直方向から
の中濃度のイオン注入である請求項１に記載の縦型トラ
ンジスタを持つ半導体装置の製造方法。 - 【請求項３】前記第１のイオン注入の前後に、比較的低
濃度の斜めイオン注入を行い、この斜めイオン注入によ
り、前記段差の側壁部にもイオン注入を行い、側壁部に
形成されるチャネル領域のしきい値電圧を制御する請求
項１または２に記載の縦型トランジスタを持つ半導体装
置の製造方法。 - 【請求項４】前記第２のイオン注入が、比較的高濃度
で、前記第１のイオン注入よりも注入深さが浅い位置に
濃度のピークを持つ略垂直方向からのイオン注入である
請求項１〜３のいずれかに記載の縦型トランジスタを持
つ半導体装置の製造方法。 - 【請求項５】前記請求項１〜４のいずれかの方法により
得られる縦型トランジスタを持つ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19153495A JPH0945899A (ja) | 1995-07-27 | 1995-07-27 | 縦型トランジスタを持つ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19153495A JPH0945899A (ja) | 1995-07-27 | 1995-07-27 | 縦型トランジスタを持つ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945899A true JPH0945899A (ja) | 1997-02-14 |
Family
ID=16276272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19153495A Pending JPH0945899A (ja) | 1995-07-27 | 1995-07-27 | 縦型トランジスタを持つ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945899A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999016126A1 (de) * | 1997-09-25 | 1999-04-01 | Siemens Aktiengesellschaft | Verfahren zur herstellung einer grabenhalbleiterstruktur mit mos-transistoren |
| JP2003017699A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体素子及びその製造方法 |
| WO2004025735A1 (ja) * | 2002-08-05 | 2004-03-25 | National Institute Of Advanced Industrial Science And Technology | 半導体装置 |
| JP2005072356A (ja) * | 2003-08-26 | 2005-03-17 | Sanyo Electric Co Ltd | 絶縁ゲート型電界効果半導体装置およびその製造方法 |
| JP2007294556A (ja) * | 2006-04-24 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2008546216A (ja) * | 2005-06-10 | 2008-12-18 | フェアチャイルド・セミコンダクター・コーポレーション | 電荷平衡電界効果トランジスタ |
| JP2009224543A (ja) * | 2008-03-17 | 2009-10-01 | Sony Corp | 半導体装置の製造方法 |
| KR100940113B1 (ko) * | 2002-12-26 | 2010-02-02 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 제조방법 |
-
1995
- 1995-07-27 JP JP19153495A patent/JPH0945899A/ja active Pending
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| JP2009224543A (ja) * | 2008-03-17 | 2009-10-01 | Sony Corp | 半導体装置の製造方法 |
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