JPH09246553A - 短チャンネルトランジスタおよびその作成方法 - Google Patents
短チャンネルトランジスタおよびその作成方法Info
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- JPH09246553A JPH09246553A JP8282698A JP28269896A JPH09246553A JP H09246553 A JPH09246553 A JP H09246553A JP 8282698 A JP8282698 A JP 8282698A JP 28269896 A JP28269896 A JP 28269896A JP H09246553 A JPH09246553 A JP H09246553A
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 表面およびバルク両領域でのリーク特性を改
善したトランジスタおよびその作成方法を得る。 【解決手段】 本トランジスタ（１０）は基板（１２）
中に位置するソース領域（２０）とドレイン領域（２
２）とを含む。トランジスタ（１０）はまた、上側部分
（２８）と下側部分（３０）とを有するポケット打ち込
み領域（２６）を含む。上側部分（２８）は表面付近で
より高い元素濃度を提供する。下側部分（３０）はバル
ク領域でより高い元素濃度を提供する。このようにし
て、ＤＩＢＬおよびスレッショルド電圧ロールオフがど
ちらも改善される。
善したトランジスタおよびその作成方法を得る。 【解決手段】 本トランジスタ（１０）は基板（１２）
中に位置するソース領域（２０）とドレイン領域（２
２）とを含む。トランジスタ（１０）はまた、上側部分
（２８）と下側部分（３０）とを有するポケット打ち込
み領域（２６）を含む。上側部分（２８）は表面付近で
より高い元素濃度を提供する。下側部分（３０）はバル
ク領域でより高い元素濃度を提供する。このようにし
て、ＤＩＢＬおよびスレッショルド電圧ロールオフがど
ちらも改善される。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体プロセ
スに関するものであって、更に詳細には短チャンネルト
ランジスタに関する。
スに関するものであって、更に詳細には短チャンネルト
ランジスタに関する。
【０００２】
【従来の技術】最近の、より小型化したトランジスタ
（すなわち、０．５ミクロンよりも短いチャンネル長を
有するトランジスタ）は、ドレインによって誘起される
障壁低下現象（ＤＩＢＬ）とそれに伴うスレッショルド
電圧のロールオフ（ｒｏｌｌ−ｏｆｆ）といったＭＯＳ
ＦＥＴ（金属・酸化物・半導体電界効果トランジスタ）
特性のチャンネル長制御性に関する問題に悩まされる傾
向にある。ＤＩＢＬは表面あるいは表面下（サブサーフ
ェス：典型的には深さ≦１５００Å）において発生し得
る。表面および表面下のいずれのＤＩＢＬもソースとド
レイン間の好ましくない程度に大きなＭＯＳＦＥＴリー
ク電流につながり得る。表面下のＤＩＢＬには、（ａ）
ソースとドレイン間の表面下での低い正味ドーパント濃
度、および（ｂ）ソース領域とドレイン領域間の表面下
での少ない等価的分離のいずれかが付随することに注目
されたい。同様に、表面でのＤＩＢＬには、（ａ）ソー
スとドレイン間の表面または表面付近での低い正味ドー
パント濃度、および（ｂ）ソース領域とドレイン領域間
の表面または表面付近での少ない等価的分離のいずれか
が付随する。表面でのＤＩＢＬの例として、低い表面ド
ーパント濃度と高い表面下濃度（すなわち、レトログレ
ード分布）を形成するように砒素のスレッショルド調節
用打ち込みを行ったチャンネル２を有するｐ形ＭＯＳＦ
ＥＴでは、図１に示すように、素子の表面に顕著なソー
ス／ドレインのドーパント分布のテール（ｔａｉｌ）４
が存在することが見い出された。拡散分布のテールは、
上述の理由（ａ）および（ｂ）によって、テールのない
場合に期待されるもの以上にスレッショルド電圧のロー
ルオフを増大させることにより、ＭＯＳＦＥＴ特性に対
して悪影響を及ぼしかねない。
（すなわち、０．５ミクロンよりも短いチャンネル長を
有するトランジスタ）は、ドレインによって誘起される
障壁低下現象（ＤＩＢＬ）とそれに伴うスレッショルド
電圧のロールオフ（ｒｏｌｌ−ｏｆｆ）といったＭＯＳ
ＦＥＴ（金属・酸化物・半導体電界効果トランジスタ）
特性のチャンネル長制御性に関する問題に悩まされる傾
向にある。ＤＩＢＬは表面あるいは表面下（サブサーフ
ェス：典型的には深さ≦１５００Å）において発生し得
る。表面および表面下のいずれのＤＩＢＬもソースとド
レイン間の好ましくない程度に大きなＭＯＳＦＥＴリー
ク電流につながり得る。表面下のＤＩＢＬには、（ａ）
ソースとドレイン間の表面下での低い正味ドーパント濃
度、および（ｂ）ソース領域とドレイン領域間の表面下
での少ない等価的分離のいずれかが付随することに注目
されたい。同様に、表面でのＤＩＢＬには、（ａ）ソー
スとドレイン間の表面または表面付近での低い正味ドー
パント濃度、および（ｂ）ソース領域とドレイン領域間
の表面または表面付近での少ない等価的分離のいずれか
が付随する。表面でのＤＩＢＬの例として、低い表面ド
ーパント濃度と高い表面下濃度（すなわち、レトログレ
ード分布）を形成するように砒素のスレッショルド調節
用打ち込みを行ったチャンネル２を有するｐ形ＭＯＳＦ
ＥＴでは、図１に示すように、素子の表面に顕著なソー
ス／ドレインのドーパント分布のテール（ｔａｉｌ）４
が存在することが見い出された。拡散分布のテールは、
上述の理由（ａ）および（ｂ）によって、テールのない
場合に期待されるもの以上にスレッショルド電圧のロー
ルオフを増大させることにより、ＭＯＳＦＥＴ特性に対
して悪影響を及ぼしかねない。
【０００３】
【発明の解決しようとする課題】ＭＯＳＦＥＴ特性のチ
ャンネル長制御性を改善するためにポケット打ち込みが
行われたが、ソースとドレイン間のチャンネル領域全体
に亘る顕著なドーパント濃度の増大は得られなかった。
ポケット打ち込みは、ＭＯＳＦＥＴチャンネル領域の端
またはその付近においてのソース領域とドレイン領域の
一方または両方に隣接してドーパント濃度を高めるため
の付加的ドーパント工程である。もしポケット打ち込み
が、レトログレードなポケットドーピング分布（図２ａ
に示されたような）を形成するように、例えば砒素ドー
パントを用いて行われれば、表面下領域における高いド
ーパント濃度が表面下でのＤＩＢＬを阻止することがで
きる。しかしながら、結果のドーパント濃度は表面また
は表面付近の領域で低く、表面でのＤＩＢＬを阻止する
には不十分である。逆に、リンなどのその他のドーパン
ト元素（および低エネルギーでの砒素打ち込みのうちの
いずれか）を用いてレトログレードでないドーパント分
布（すなわち、図２ｂに示されたような、高い表面濃度
と低い表面下濃度）を形成すれば、表面領域における高
いドーパント濃度が表面でのＤＩＢＬを阻止できる。し
かし、結果のドーパント濃度は表面下領域で低く、表面
下でのＤＩＢＬを阻止するには不十分である。従って、
表面（表面付近）リークと表面下リークの両方を最適に
改善されたトランジスタとその方法が望まれている。
ャンネル長制御性を改善するためにポケット打ち込みが
行われたが、ソースとドレイン間のチャンネル領域全体
に亘る顕著なドーパント濃度の増大は得られなかった。
ポケット打ち込みは、ＭＯＳＦＥＴチャンネル領域の端
またはその付近においてのソース領域とドレイン領域の
一方または両方に隣接してドーパント濃度を高めるため
の付加的ドーパント工程である。もしポケット打ち込み
が、レトログレードなポケットドーピング分布（図２ａ
に示されたような）を形成するように、例えば砒素ドー
パントを用いて行われれば、表面下領域における高いド
ーパント濃度が表面下でのＤＩＢＬを阻止することがで
きる。しかしながら、結果のドーパント濃度は表面また
は表面付近の領域で低く、表面でのＤＩＢＬを阻止する
には不十分である。逆に、リンなどのその他のドーパン
ト元素（および低エネルギーでの砒素打ち込みのうちの
いずれか）を用いてレトログレードでないドーパント分
布（すなわち、図２ｂに示されたような、高い表面濃度
と低い表面下濃度）を形成すれば、表面領域における高
いドーパント濃度が表面でのＤＩＢＬを阻止できる。し
かし、結果のドーパント濃度は表面下領域で低く、表面
下でのＤＩＢＬを阻止するには不十分である。従って、
表面（表面付近）リークと表面下リークの両方を最適に
改善されたトランジスタとその方法が望まれている。
【０００４】
【課題を解決するための手段】トランジスタとトランジ
スタ作成方法とがここに開示される。本トランジスタ
は、チャンネル領域のソース側とドレイン側のいずれか
一方または両方に対して設けられた少なくとも２段階の
ポケット打ち込み領域を有する。ポケット打ち込みの１
つの段階がトランジスタの表面での十分高いドーパント
濃度を保証する。ポケット打ち込みのもう１つの段階は
トランジスタの表面下での十分高いドーパント濃度を保
証する。このようにして、表面と表面下の両方でＤＩＢ
Ｌおよびスレッショルド電圧ロールオフが改善される。
スタ作成方法とがここに開示される。本トランジスタ
は、チャンネル領域のソース側とドレイン側のいずれか
一方または両方に対して設けられた少なくとも２段階の
ポケット打ち込み領域を有する。ポケット打ち込みの１
つの段階がトランジスタの表面での十分高いドーパント
濃度を保証する。ポケット打ち込みのもう１つの段階は
トランジスタの表面下での十分高いドーパント濃度を保
証する。このようにして、表面と表面下の両方でＤＩＢ
Ｌおよびスレッショルド電圧ロールオフが改善される。
【０００５】本発明の１つの特徴は、ＭＯＳＦＥＴ特性
の進歩したチャンネル長制御性を有するトランジスタを
提供できることである。
の進歩したチャンネル長制御性を有するトランジスタを
提供できることである。
【０００６】本発明の別の１つの特徴は、ＤＩＢＬとス
レッショルド電圧ロールオフの両方が最適に改善された
トランジスタを提供できることである。
レッショルド電圧ロールオフの両方が最適に改善された
トランジスタを提供できることである。
【０００７】これらおよびその他の特徴は、本発明の特
許請求の範囲と一緒に本明細書を参照することで当業者
には明らかになろう。
許請求の範囲と一緒に本明細書を参照することで当業者
には明らかになろう。
【０００８】各図面において同じ数値および記号は特に
断らない限り対応する部品を示す。
断らない限り対応する部品を示す。
【０００９】
【発明の実施の形態】ここで、ｐ形ＭＯＳＦＥＴ（ＰＭ
ＯＳＦＥＴ）に関連して本発明を説明する。当業者には
明らかなように、本発明のメリットはＮＭＯＳＦＥＴの
ような逆の伝導形のトランジスタや、持ち上げられた
（ｒａｉｓｅｄ）ソース／ドレインを有するようなトラ
ンジスタに対しても有効である。本発明は、ソース側に
隣接してポケット打ち込み領域を有する場合について説
明するが、ポケット打ち込みはドレイン側に行ってもよ
いし、あるいは両側に対して行ってもよい。
ＯＳＦＥＴ）に関連して本発明を説明する。当業者には
明らかなように、本発明のメリットはＮＭＯＳＦＥＴの
ような逆の伝導形のトランジスタや、持ち上げられた
（ｒａｉｓｅｄ）ソース／ドレインを有するようなトラ
ンジスタに対しても有効である。本発明は、ソース側に
隣接してポケット打ち込み領域を有する場合について説
明するが、ポケット打ち込みはドレイン側に行ってもよ
いし、あるいは両側に対して行ってもよい。
【００１０】
【実施例】本発明に従うＰＭＯＳＦＥＴ１０が図３に示
されている。ＰＭＯＳＦＥＴ１０はｎ形ウエル（または
基板）１２中に形成されている。ゲート電極１４はゲー
ト酸化物層１６によってウエル領域１２から分離されて
いる。ソース領域２０とドレイン領域２２がウエル領域
１２中に形成され、それらはＰＭＯＳＦＥＴに関しては
ｐ形ドーパントを含む。チャンネル領域２４はゲート電
極１４の下に位置する。
されている。ＰＭＯＳＦＥＴ１０はｎ形ウエル（または
基板）１２中に形成されている。ゲート電極１４はゲー
ト酸化物層１６によってウエル領域１２から分離されて
いる。ソース領域２０とドレイン領域２２がウエル領域
１２中に形成され、それらはＰＭＯＳＦＥＴに関しては
ｐ形ドーパントを含む。チャンネル領域２４はゲート電
極１４の下に位置する。
【００１１】チャンネル領域２４の片側にポケット打ち
込み領域２６がある。ポケット領域２６はソース側にあ
っても、ドレイン側にあっても、あるいは１つのポケッ
ト領域２６がソース側にあって、別の１つのポケット領
域がドレイン側にあってもよい。ポケット打ち込み領域
２６は上側部分２８と下側部分３０の２つの部分を含
む。上側部分２８は図１ｂと同じように、表面でのＤＩ
ＢＬを好ましいように低減化するために表面でより高い
ドーパント濃度を提供する。下側部分３０は、図１ａと
同じように、表面下でのＤＩＢＬを改善するために表面
下領域でより高いドーパント濃度を提供する。上側およ
び下側部分２８および３０は異なる元素を含んでも、同
じ元素を異なる打ち込みドーズ量含んでも、同じまたは
異なる元素を異なるエネルギーで打ち込みしても、同じ
または異なる元素を異なる角度で打ち込みしても、ある
いはこれらを組み合わせてもよい。この結果のポケット
打ち込み領域２６は表面付近と表面下の両方で十分高い
ドーパント濃度を有することになる。本発明に関するド
ーパント分布の例を図４に示してある。図４では表面付
近および表面下領域において平坦なドーパント分布にな
っているが、表面付近と表面下領域の両方に十分なドー
パントが存在する限りは平坦なドーパント分布でなくて
も構わない。好ましい元素濃度値は、設計されるＭＯＳ
ＦＥＴ技術に関連するゲート長寸法や電源電圧などを含
む数多くの因子に依存して変わる。
込み領域２６がある。ポケット領域２６はソース側にあ
っても、ドレイン側にあっても、あるいは１つのポケッ
ト領域２６がソース側にあって、別の１つのポケット領
域がドレイン側にあってもよい。ポケット打ち込み領域
２６は上側部分２８と下側部分３０の２つの部分を含
む。上側部分２８は図１ｂと同じように、表面でのＤＩ
ＢＬを好ましいように低減化するために表面でより高い
ドーパント濃度を提供する。下側部分３０は、図１ａと
同じように、表面下でのＤＩＢＬを改善するために表面
下領域でより高いドーパント濃度を提供する。上側およ
び下側部分２８および３０は異なる元素を含んでも、同
じ元素を異なる打ち込みドーズ量含んでも、同じまたは
異なる元素を異なるエネルギーで打ち込みしても、同じ
または異なる元素を異なる角度で打ち込みしても、ある
いはこれらを組み合わせてもよい。この結果のポケット
打ち込み領域２６は表面付近と表面下の両方で十分高い
ドーパント濃度を有することになる。本発明に関するド
ーパント分布の例を図４に示してある。図４では表面付
近および表面下領域において平坦なドーパント分布にな
っているが、表面付近と表面下領域の両方に十分なドー
パントが存在する限りは平坦なドーパント分布でなくて
も構わない。好ましい元素濃度値は、設計されるＭＯＳ
ＦＥＴ技術に関連するゲート長寸法や電源電圧などを含
む数多くの因子に依存して変わる。
【００１２】本発明の１つの実施例に従ってＰＭＯＳＦ
ＥＴ１０を形成するための方法についてここに説明す
る。まず図５に示されたように、ゲート電極１４の形成
まで素子作成を進める。ドレイン領域またはソース領域
を形成すべき基板１２の領域を露出させるようにマスク
層３２が形成される。もし両側にポケット領域を設ける
のが好ましければ、ソース側とドレイン側の両方を露出
させる。両側にポケット打ち込み領域２６を有する対称
的な素子は安価に製造できる。しかし、どちらか一方だ
けにポケット打ち込み領域を有するほうが特性の点では
優れている。好適実施例では、図６に示すようにドレイ
ン領域を露出させた。ポケット打ち込み領域をドレイン
側に設けることの利点については、テキサスインスツル
メンツ社に譲渡された、１９９６年９月１３日付けの米
国特許出願第（ＴＩ−２００７２）号に述べられてい
る。次に、ポケット打ち込み領域２６の部分２８を形成
するための第１のプロセスが実行される。第２のプロセ
スを用いてポケット打ち込み領域２６の部分３０が形成
される。図７には両方の部分２８、３０が示されてい
る。上側の部分２８を最初に形成するように示してある
が、もし必要であれば、順序を逆にして下側の部分３０
を形成するための第２のプロセスを先に実行しても構わ
ない。第１のプロセスは表面付近へより高濃度の元素を
配置するように設計されており、第２のプロセスはバル
ク領域へより高濃度の元素を配置するように設計されて
いる。表面付近では５×１０16−４×１０17の範囲の濃
度が好ましく、表面下領域では２×１０17−１×１０18
の範囲の濃度が好ましい。第１と第２のプロセスで、例
えばリンと砒素のようにそれぞれ別の元素を用いても構
わない。砒素をアンチモンで置き換えることも可能であ
る。ＮＭＯＳＦＥＴの場合には、リンをホウ素で置き換
え、砒素をインジウムで置き換えることができる。ドー
パント分布のテールがなくなり、スレッショルド電圧ロ
ールオフやＤＩＢＬが改善されるのであれば、これらの
元素がドーパントである必要もないということを指摘し
ておくことは重要である。例えば、ゲルマニウムやシリ
コン元素を使用することも考えられる。
ＥＴ１０を形成するための方法についてここに説明す
る。まず図５に示されたように、ゲート電極１４の形成
まで素子作成を進める。ドレイン領域またはソース領域
を形成すべき基板１２の領域を露出させるようにマスク
層３２が形成される。もし両側にポケット領域を設ける
のが好ましければ、ソース側とドレイン側の両方を露出
させる。両側にポケット打ち込み領域２６を有する対称
的な素子は安価に製造できる。しかし、どちらか一方だ
けにポケット打ち込み領域を有するほうが特性の点では
優れている。好適実施例では、図６に示すようにドレイ
ン領域を露出させた。ポケット打ち込み領域をドレイン
側に設けることの利点については、テキサスインスツル
メンツ社に譲渡された、１９９６年９月１３日付けの米
国特許出願第（ＴＩ−２００７２）号に述べられてい
る。次に、ポケット打ち込み領域２６の部分２８を形成
するための第１のプロセスが実行される。第２のプロセ
スを用いてポケット打ち込み領域２６の部分３０が形成
される。図７には両方の部分２８、３０が示されてい
る。上側の部分２８を最初に形成するように示してある
が、もし必要であれば、順序を逆にして下側の部分３０
を形成するための第２のプロセスを先に実行しても構わ
ない。第１のプロセスは表面付近へより高濃度の元素を
配置するように設計されており、第２のプロセスはバル
ク領域へより高濃度の元素を配置するように設計されて
いる。表面付近では５×１０16−４×１０17の範囲の濃
度が好ましく、表面下領域では２×１０17−１×１０18
の範囲の濃度が好ましい。第１と第２のプロセスで、例
えばリンと砒素のようにそれぞれ別の元素を用いても構
わない。砒素をアンチモンで置き換えることも可能であ
る。ＮＭＯＳＦＥＴの場合には、リンをホウ素で置き換
え、砒素をインジウムで置き換えることができる。ドー
パント分布のテールがなくなり、スレッショルド電圧ロ
ールオフやＤＩＢＬが改善されるのであれば、これらの
元素がドーパントである必要もないということを指摘し
ておくことは重要である。例えば、ゲルマニウムやシリ
コン元素を使用することも考えられる。
【００１３】あるいは、第１プロセスをより低エネルギ
ーで実施して、第２プロセスをそれと同じかあるいは異
なる元素で実施することもできる。例えば、上側部分２
８を第１のエネルギーレベル（例えば、５−３０ｋｅ
Ｖ）での砒素打ち込みによって形成し、下側部分３０を
第１のエネルギーレベルよりも高い第２のエネルギーレ
ベル（例えば、８０−１８０ｋｅＶ）での砒素打ち込み
で形成してもよい。あるいは、２つの異なるエネルギー
レベルでのリンの打ち込みによることも可能である。も
し２つの元素が好ましいのであれば、上側部分２８を１
つのエネルギーレベル（例えば、５−５０ｋｅＶ）での
リンの打ち込みで形成し、下側部分を第１のエネルギー
レベルよりも高い第２のエネルギーレベル（例えば、８
０−１８０ｋｅＶ）での砒素打ち込みによって形成する
こともできる。もちろん、好ましいエネルギーレベルと
いうのは、元素の種類や打ち込みドーズ量などの数多く
の因子に依存する。重要なのは、第２の打ち込みプロセ
スに付随する打ち込み範囲が第１のそれよりも大きいこ
とである。
ーで実施して、第２プロセスをそれと同じかあるいは異
なる元素で実施することもできる。例えば、上側部分２
８を第１のエネルギーレベル（例えば、５−３０ｋｅ
Ｖ）での砒素打ち込みによって形成し、下側部分３０を
第１のエネルギーレベルよりも高い第２のエネルギーレ
ベル（例えば、８０−１８０ｋｅＶ）での砒素打ち込み
で形成してもよい。あるいは、２つの異なるエネルギー
レベルでのリンの打ち込みによることも可能である。も
し２つの元素が好ましいのであれば、上側部分２８を１
つのエネルギーレベル（例えば、５−５０ｋｅＶ）での
リンの打ち込みで形成し、下側部分を第１のエネルギー
レベルよりも高い第２のエネルギーレベル（例えば、８
０−１８０ｋｅＶ）での砒素打ち込みによって形成する
こともできる。もちろん、好ましいエネルギーレベルと
いうのは、元素の種類や打ち込みドーズ量などの数多く
の因子に依存する。重要なのは、第２の打ち込みプロセ
スに付随する打ち込み範囲が第１のそれよりも大きいこ
とである。
【００１４】上側および下側部分２８、３０を形成する
ためのその他の方法としては、第１と第２のプロセスに
対して、異なる打ち込みドーズレベルおよび異なる打ち
込み角度のいずれかを採用するものが含まれる。打ち込
みドーズレベルを利用して、下側部分に対して上側部分
よりも高ドーズレベルの打ち込みを採用することもでき
る。もし異なる打ち込み角度を採用するのであれば、上
側部分を形成するための第１プロセスに第２プロセスよ
りも高角度の打ち込みを採用する。
ためのその他の方法としては、第１と第２のプロセスに
対して、異なる打ち込みドーズレベルおよび異なる打ち
込み角度のいずれかを採用するものが含まれる。打ち込
みドーズレベルを利用して、下側部分に対して上側部分
よりも高ドーズレベルの打ち込みを採用することもでき
る。もし異なる打ち込み角度を採用するのであれば、上
側部分を形成するための第１プロセスに第２プロセスよ
りも高角度の打ち込みを採用する。
【００１５】上側および下側部分２８、３０を形成する
ために上述の各種のやり方のうちの任意のものを組み合
わせることも可能であることに注目されたい。好適実施
例では、異なる元素と異なるエネルギーレベルが採用さ
れている。例えば、リンと砒素とを用いて、砒素のほう
をリンよりも高エネルギーで打ち込む。砒素打ち込み
は、スーパースティープレトログレード（ＳＳＲ）打ち
込みとして既知の、従来型のポケット打ち込みでよい。
次に、リンの付加的打ち込みを実施する。こうすれば砒
素打ち込みが基板中に所望の深さに高濃度の分布を提供
し、リン打ち込みが表面付近へより高濃度の分布を提供
する。
ために上述の各種のやり方のうちの任意のものを組み合
わせることも可能であることに注目されたい。好適実施
例では、異なる元素と異なるエネルギーレベルが採用さ
れている。例えば、リンと砒素とを用いて、砒素のほう
をリンよりも高エネルギーで打ち込む。砒素打ち込み
は、スーパースティープレトログレード（ＳＳＲ）打ち
込みとして既知の、従来型のポケット打ち込みでよい。
次に、リンの付加的打ち込みを実施する。こうすれば砒
素打ち込みが基板中に所望の深さに高濃度の分布を提供
し、リン打ち込みが表面付近へより高濃度の分布を提供
する。
【００１６】この時点において、もし必要であれば、図
８に示すようにゲート電極１４の側壁上へ側壁スペーサ
３６を形成することを行ってもよい。側壁スペーサ３６
は典型的にはシリコン酸化物やシリコン窒化物のような
誘電体材料を含む。その他の適当な材料は当業者に明ら
かであろう。次に、ソース領域２０とドレイン領域２２
が、例えば、イオン打ち込みによって形成される。ソー
ス領域２０およびドレイン領域２２はｐ形ドーパントを
含む。ドーパント濃度は設計によって変わるが、例え
ば、１×１０18ないし１×１０20／ｃｍ3 の範囲にあ
る。ソース領域２０と、ドレイン領域２２および側壁ス
ペーサ３６のいずれかはポケット打ち込み領域２６に先
だって形成することができることを注意しておく。更
に、当該分野では既知のように、ドレイン拡張領域を形
成することもできる。ポケット打ち込み２６の深さは、
表面下でのリークを防止するために必要とされる値に選
ばれる。従って、この深さはソースおよびドレイン領域
２０、２２の深さのオーダーになろう。
８に示すようにゲート電極１４の側壁上へ側壁スペーサ
３６を形成することを行ってもよい。側壁スペーサ３６
は典型的にはシリコン酸化物やシリコン窒化物のような
誘電体材料を含む。その他の適当な材料は当業者に明ら
かであろう。次に、ソース領域２０とドレイン領域２２
が、例えば、イオン打ち込みによって形成される。ソー
ス領域２０およびドレイン領域２２はｐ形ドーパントを
含む。ドーパント濃度は設計によって変わるが、例え
ば、１×１０18ないし１×１０20／ｃｍ3 の範囲にあ
る。ソース領域２０と、ドレイン領域２２および側壁ス
ペーサ３６のいずれかはポケット打ち込み領域２６に先
だって形成することができることを注意しておく。更
に、当該分野では既知のように、ドレイン拡張領域を形
成することもできる。ポケット打ち込み２６の深さは、
表面下でのリークを防止するために必要とされる値に選
ばれる。従って、この深さはソースおよびドレイン領域
２０、２２の深さのオーダーになろう。
【００１７】当業者には明らかなように、もしＮＭＯＳ
ＦＥＴが必要であれば、上述の伝導形を逆にすればよ
い。本発明は例示実施例について説明してきたが、この
説明は限定的なものではない。本発明のその他の実施例
とともに、例示実施例に対する各種の修正や組み合わせ
が可能であることは本明細書を参照することで当業者に
は明らかになろう。例えば、２段階よりも数多い打ち込
みプロセスを採用しても構わない。従って、本発明の特
許請求の範囲はそのような修正および組み合わせのすべ
てを包含するものと解釈されるべきである。
ＦＥＴが必要であれば、上述の伝導形を逆にすればよ
い。本発明は例示実施例について説明してきたが、この
説明は限定的なものではない。本発明のその他の実施例
とともに、例示実施例に対する各種の修正や組み合わせ
が可能であることは本明細書を参照することで当業者に
は明らかになろう。例えば、２段階よりも数多い打ち込
みプロセスを採用しても構わない。従って、本発明の特
許請求の範囲はそのような修正および組み合わせのすべ
てを包含するものと解釈されるべきである。
【００１８】以上の説明に関して更に以下の項を開示す
る。 （１）トランジスタを作成する方法であって、基板上へ
ゲート電極を形成すること、前記ゲート電極の少なくと
も片側上へ、表面下よりも表面付近において高濃度にな
るように第１の元素を有する第１のポケット領域を形成
すること、前記ゲート電極の前記少なくとも片側上へ、
前記表面付近よりも前記表面下領域において高濃度にな
るように第２の元素を有する第２のポケット領域を形成
すること、および前記基板中に、前記ゲート電極の両側
にソース領域とドレイン領域とを形成すること、を含む
方法。
る。 （１）トランジスタを作成する方法であって、基板上へ
ゲート電極を形成すること、前記ゲート電極の少なくと
も片側上へ、表面下よりも表面付近において高濃度にな
るように第１の元素を有する第１のポケット領域を形成
すること、前記ゲート電極の前記少なくとも片側上へ、
前記表面付近よりも前記表面下領域において高濃度にな
るように第２の元素を有する第２のポケット領域を形成
すること、および前記基板中に、前記ゲート電極の両側
にソース領域とドレイン領域とを形成すること、を含む
方法。
【００１９】（２）第１項記載の方法であって、前記第
１の元素と前記第２の元素とが同じ元素を含んでいる方
法。
１の元素と前記第２の元素とが同じ元素を含んでいる方
法。
【００２０】（３）第１項記載の方法であって、前記第
１の元素と前記第２の元素とがそれぞれドーパント材料
を含んでいる方法。
１の元素と前記第２の元素とがそれぞれドーパント材料
を含んでいる方法。
【００２１】（４）第１項記載の方法であって、前記第
１の元素がリンを含み、前記第２の元素が砒素を含んで
いる方法。
１の元素がリンを含み、前記第２の元素が砒素を含んで
いる方法。
【００２２】（５）第１項記載の方法であって、前記第
１の元素がホウ素を含み、前記第２の元素がインジウム
を含んでいる方法。
１の元素がホウ素を含み、前記第２の元素がインジウム
を含んでいる方法。
【００２３】（６）第１項記載の方法であって、前記第
１のポケット領域を形成する前記工程が第１のエネルギ
ーレベルで前記第１の元素を打ち込む工程を含み、前記
第２のポケット領域を形成する前記工程が前記第１のエ
ネルギーレベルよりも高い第２のエネルギーレベルで前
記第２の元素を打ち込む工程を含んでいる方法。
１のポケット領域を形成する前記工程が第１のエネルギ
ーレベルで前記第１の元素を打ち込む工程を含み、前記
第２のポケット領域を形成する前記工程が前記第１のエ
ネルギーレベルよりも高い第２のエネルギーレベルで前
記第２の元素を打ち込む工程を含んでいる方法。
【００２４】（７）第６項記載の方法であって、前記第
１の元素と前記第２の元素とが同じ元素を含んでいる方
法。
１の元素と前記第２の元素とが同じ元素を含んでいる方
法。
【００２５】（８）第１項記載の方法であって、前記第
１のポケット領域を形成する前記工程が前記第１の元素
を第１の角度で打ち込む工程を含み、前記第２のポケッ
ト領域を形成する前記工程が前記第２の元素を前記第１
の角度よりも小さい第２の角度で打ち込む工程を含んで
いる方法。
１のポケット領域を形成する前記工程が前記第１の元素
を第１の角度で打ち込む工程を含み、前記第２のポケッ
ト領域を形成する前記工程が前記第２の元素を前記第１
の角度よりも小さい第２の角度で打ち込む工程を含んで
いる方法。
【００２６】（９）第１項記載の方法であって、前記第
１のポケット領域を形成する前記工程が第１の打ち込み
ドーズで前記第１の元素を打ち込む工程を含み、前記第
２のポケット領域を形成する前記工程が前記第１の打ち
込みドーズよりも高い第２の打ち込みドーズで前記第２
の元素を打ち込む工程を含んでいる方法。
１のポケット領域を形成する前記工程が第１の打ち込み
ドーズで前記第１の元素を打ち込む工程を含み、前記第
２のポケット領域を形成する前記工程が前記第１の打ち
込みドーズよりも高い第２の打ち込みドーズで前記第２
の元素を打ち込む工程を含んでいる方法。
【００２７】（１０）第１項記載の方法であって、前記
第１のポケット領域を形成する前記工程が第１の打ち込
みドーズで前記第１の元素を打ち込む工程を含み、前記
第２のポケット領域を形成する前記工程が前記第１の打
ち込みドーズよりも少ない第２の打ち込みドーズで前記
第２の元素を打ち込む工程を含んでいる方法。
第１のポケット領域を形成する前記工程が第１の打ち込
みドーズで前記第１の元素を打ち込む工程を含み、前記
第２のポケット領域を形成する前記工程が前記第１の打
ち込みドーズよりも少ない第２の打ち込みドーズで前記
第２の元素を打ち込む工程を含んでいる方法。
【００２８】（１１）第１項記載の方法であって、前記
第１および第２のポケット領域が前記ソース領域に隣接
して形成される方法。
第１および第２のポケット領域が前記ソース領域に隣接
して形成される方法。
【００２９】（１２）第１項記載の方法であって、前記
ポケット打ち込み領域が前記ドレイン領域に隣接して形
成される方法。
ポケット打ち込み領域が前記ドレイン領域に隣接して形
成される方法。
【００３０】（１３）第１項記載の方法であって、前記
少なくとも片側がソース側とドレイン側の両側を含んで
いる方法。
少なくとも片側がソース側とドレイン側の両側を含んで
いる方法。
【００３１】（１４）第１項記載の方法であって、前記
第２のポケット領域を形成する前記工程が前記第１のポ
ケット領域を形成する前記工程に先立って実施される方
法。
第２のポケット領域を形成する前記工程が前記第１のポ
ケット領域を形成する前記工程に先立って実施される方
法。
【００３２】（１５）第１項記載の方法であって、前記
ソースおよびドレイン領域を形成する前記工程が前記第
１のポケット領域を形成する前記工程に先立って実施さ
れる方法。
ソースおよびドレイン領域を形成する前記工程が前記第
１のポケット領域を形成する前記工程に先立って実施さ
れる方法。
【００３３】（１６）第１項記載の方法であって、前記
ソースおよびドレイン領域を形成する前記工程が、前記
第１のポケット領域を形成する前記工程の後、前記第２
のポケット領域を形成する前記工程に先だって実施され
る方法。
ソースおよびドレイン領域を形成する前記工程が、前記
第１のポケット領域を形成する前記工程の後、前記第２
のポケット領域を形成する前記工程に先だって実施され
る方法。
【００３４】（１７）トランジスタを作成するための方
法であって、次の工程、基板を覆ってゲート電極を形成
すること、前記ゲート電極の少なくとも片側に隣接する
前記基板中の少なくとも１つのポケット領域へ、第１の
エネルギーレベルにおいて第１の元素を第１の打ち込み
ドーズ量打ち込むこと、前記ゲート電極の前記少なくと
も片側に隣接する前記基板中の前記少なくとも１つのポ
ケット領域へ、第２のエネルギーレベルにおいて第２の
元素を第２の打ち込みドーズ量打ち込むこと、前記ゲー
ト電極の両側にソース領域とドレイン領域とを形成する
こと、を含む方法。
法であって、次の工程、基板を覆ってゲート電極を形成
すること、前記ゲート電極の少なくとも片側に隣接する
前記基板中の少なくとも１つのポケット領域へ、第１の
エネルギーレベルにおいて第１の元素を第１の打ち込み
ドーズ量打ち込むこと、前記ゲート電極の前記少なくと
も片側に隣接する前記基板中の前記少なくとも１つのポ
ケット領域へ、第２のエネルギーレベルにおいて第２の
元素を第２の打ち込みドーズ量打ち込むこと、前記ゲー
ト電極の両側にソース領域とドレイン領域とを形成する
こと、を含む方法。
【００３５】（１８）第１７項記載の方法であって、前
記少なくとも１つのポケット領域が第１および第２のポ
ケット領域を含み、前記第１のポケット領域が前記ゲー
トのソース側に位置しており、前記第２のポケット領域
が前記ゲートのドレイン側に位置している方法。
記少なくとも１つのポケット領域が第１および第２のポ
ケット領域を含み、前記第１のポケット領域が前記ゲー
トのソース側に位置しており、前記第２のポケット領域
が前記ゲートのドレイン側に位置している方法。
【００３６】（１９）第１７項記載の方法であって、前
記第１のエネルギーレベルが前記第２のエネルギーレベ
ルよりも低い方法。
記第１のエネルギーレベルが前記第２のエネルギーレベ
ルよりも低い方法。
【００３７】（２０）第１７項記載の方法であって、前
記第１の打ち込みドーズが前記第２の打ち込みドーズよ
りも少ない方法。
記第１の打ち込みドーズが前記第２の打ち込みドーズよ
りも少ない方法。
【００３８】（２１）第１７項記載の方法であって、前
記第１の元素が第１の角度で打ち込まれ、前記第２の元
素が前記第１の角度よりも小さい第２の角度で打ち込ま
れる方法。
記第１の元素が第１の角度で打ち込まれ、前記第２の元
素が前記第１の角度よりも小さい第２の角度で打ち込ま
れる方法。
【００３９】（２２）トランジスタであって、基板を覆
うゲート電極、前記基板内にあって、前記ゲート電極の
両側に設けられた２つのソース／ドレイン領域、前記基
板内にあって、前記ソース／ドレイン領域の１つに隣接
する第１のポケット打ち込み領域であって、表面下領域
と表面付近の領域との間で１桁以内の濃度差しかない元
素分布を有する第１のポケット打ち込み領域、を含むト
ランジスタ。
うゲート電極、前記基板内にあって、前記ゲート電極の
両側に設けられた２つのソース／ドレイン領域、前記基
板内にあって、前記ソース／ドレイン領域の１つに隣接
する第１のポケット打ち込み領域であって、表面下領域
と表面付近の領域との間で１桁以内の濃度差しかない元
素分布を有する第１のポケット打ち込み領域、を含むト
ランジスタ。
【００４０】（２３）第２２項記載のトランジスタであ
って、前記ポケット打ち込み領域が、前記表面付近の領
域でより高い濃度を有する第１の元素と、前記バルク領
域でより高い濃度を有する第２の元素とを含んでいるト
ランジスタ。
って、前記ポケット打ち込み領域が、前記表面付近の領
域でより高い濃度を有する第１の元素と、前記バルク領
域でより高い濃度を有する第２の元素とを含んでいるト
ランジスタ。
【００４１】（２４）第２２項記載のトランジスタであ
って、前記第１の元素がリンを含み、前記第２の元素が
砒素を含んでいるトランジスタ。
って、前記第１の元素がリンを含み、前記第２の元素が
砒素を含んでいるトランジスタ。
【００４２】（２５）第２２項記載のトランジスタであ
って、前記第１の元素がホウ素を含み、前記第２の元素
がインジウムを含んでいるトランジスタ。
って、前記第１の元素がホウ素を含み、前記第２の元素
がインジウムを含んでいるトランジスタ。
【００４３】（２６）第２２項記載のトランジスタであ
って、更に、前記ソース／ドレイン領域の、前記第１の
ポケット打ち込み領域とは反対側の１つに隣接して第２
のポケット打ち込み領域を含むトランジスタ。
って、更に、前記ソース／ドレイン領域の、前記第１の
ポケット打ち込み領域とは反対側の１つに隣接して第２
のポケット打ち込み領域を含むトランジスタ。
【００４４】（２７）トランジスタおよびトランジスタ
作成方法。本トランジスタ１０は基板１２中に位置する
ソース領域２０とドレイン領域２２とを含む。トランジ
スタ１０はまた、上側部分２８と下側部分３０とを有す
るポケット打ち込み領域２６を含む。上側部分２８は表
面付近でより高い元素濃度を提供する。下側部分３０は
バルク領域でより高い元素濃度を提供する。このように
して、ＤＩＢＬおよびスレッショルド電圧ロールオフが
どちらも改善される。
作成方法。本トランジスタ１０は基板１２中に位置する
ソース領域２０とドレイン領域２２とを含む。トランジ
スタ１０はまた、上側部分２８と下側部分３０とを有す
るポケット打ち込み領域２６を含む。上側部分２８は表
面付近でより高い元素濃度を提供する。下側部分３０は
バルク領域でより高い元素濃度を提供する。このように
して、ＤＩＢＬおよびスレッショルド電圧ロールオフが
どちらも改善される。
【関連出願へのクロスリファレンス】次の同時譲渡の出
願をここに参考のために引用する。 出願番号 出願日 発明人 ＴＩ−２００７２ チャタージー（Ｃｈａｔｔｅｒｊｅｅ）他
願をここに参考のために引用する。 出願番号 出願日 発明人 ＴＩ−２００７２ チャタージー（Ｃｈａｔｔｅｒｊｅｅ）他
【図１】ソースおよびドレインのドーパント分布のテー
ルを有する従来技術のトランジスタの断面図。
ルを有する従来技術のトランジスタの断面図。
【図２】ａおよびｂは、従来技術のポケット打ち込みを
行った基板中のドーパント濃度の深さ分布を示す図。
行った基板中のドーパント濃度の深さ分布を示す図。
【図３】本発明に従って、多重ポケット打ち込みを行っ
たＰＭＯＳＦＥＴの断面図。
たＰＭＯＳＦＥＴの断面図。
【図４】図３の多重ポケット打ち込みを行ったＭＯＳＦ
ＥＴの製造段階を示す断面図。
ＥＴの製造段階を示す断面図。
【図５】図３の多重ポケット打ち込みを行ったＭＯＳＦ
ＥＴの製造段階を示す断面図。
ＥＴの製造段階を示す断面図。
【図６】図３の多重ポケット打ち込みを行ったＭＯＳＦ
ＥＴの製造段階を示す断面図。
ＥＴの製造段階を示す断面図。
【図７】図３の多重ポケット打ち込みを行ったＭＯＳＦ
ＥＴの製造段階を示す断面図。
ＥＴの製造段階を示す断面図。
【図８】図３の多重ポケット打ち込みを行ったＭＯＳＦ
ＥＴの製造段階を示す断面図。
ＥＴの製造段階を示す断面図。
２ チャンネル ４ ソース／ドレインのドーパント分布のテール １０ ＭＯＳＦＥＴ １２ ウエル １４ ゲート電極 １６ ゲート酸化物層 ２０ ソース領域 ２２ ドレイン領域 ２４ チャンネル領域 ２６ ポケット打ち込み領域 ２８ 上側部分 ３０ 下側部分 ３２ マスク層 ３６ 側壁スペーサ
【手続補正書】
【提出日】平成９年３月７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (2)
- 【請求項１】 トランジスタを作成する方法であって、 基板上へゲート電極を形成し、 前記ゲート電極の少なくとも片側上へ、表面下よりも表
面付近において高濃度になるように第１の元素を有する
第１のポケット領域を形成し、 前記ゲート電極の前記少なくとも片側上へ、前記表面付
近よりも前記表面下領域において高濃度になるように第
２の元素を有する第２のポケット領域を形成し、 前記基板中に、前記ゲート電極の両側にソース領域とド
レイン領域とを形成すること、を含むトランジスタ作成
方法。 - 【請求項２】 トランジスタであって、 基板を覆うゲート電極と、 前記基板内にあって、前記ゲート電極の両側に設けられ
た２つのソース／ドレイン領域と、 前記基板内にあり、前記ソース／ドレイン領域の１つに
隣接する第１のポケット打ち込み領域であって、表面下
領域と表面付近の領域との間で１桁以内の濃度差しかな
い元素分布を有する第１のポケット打ち込み領域と、を
含むトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Family
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Family Applications (1)
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|---|---|---|---|
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|---|---|---|---|---|
| JP2001007330A (ja) * | 1999-06-25 | 2001-01-12 | Telecommunication Advancement Organization Of Japan | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
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Cited By (4)
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