JP2001298188A - 半導体素子及びその形成方法 - Google Patents

半導体素子及びその形成方法

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JP2001298188A JP2001083621A JP2001083621A JP2001298188A JP 2001298188 A JP2001298188 A JP 2001298188A JP 2001083621 A JP2001083621 A JP 2001083621A JP 2001083621 A JP2001083621 A JP 2001083621A JP 2001298188 A JP2001298188 A JP 2001298188A
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ジェフリー・スコット・ブラウン
Stephen Scott Furkay
ステファン・スコット・ファーケイ
Robert J Gauthier Jr
ロバート・ジェイ・ガーシアー・ジュニア
Dale Warner Martin
デイル・ワーナー・マーティン
James Albert Slinkman
ジェームス・アルバート・スリンクマン
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    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Abstract

(57)【要約】 【課題】 逆短チャネル効果が低減されるＦＥＴ、及び
前記ＦＥＴを形成する方法を提供すること。 【解決手段】 ピーク・イオン濃度がＦＥＴのソース及
びドレインの下に生成されるように、ゲルマニウムが適
切な強さ及び量で、半導体基板全体に渡り打ち込まれ
る。ゲルマニウムはゲート、ソース及びドレイン形成以
前に打ち込まれ、通常ＦＥＴで見られる逆短チャネル効
果を低減する。通常ＦＥＴで発生する短チャネル効果
は、ゲルマニウム打ち込みにより、悪影響を受けること
はない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体素子に
関して、特に、半導体素子内で発生する逆短チャネル効
果に関する。
【０００２】
【従来の技術】半導体集積回路におけるフィーチャ・サ
イズの縮小傾向により、素子のチャネル長は０．０５μ
ｍに近づきつつある。しかしながら、有効チャネル長
（Ｌeff）が減少すると、チャネルの導電率が反転さ
れ、導通が発生するゲート電圧、すなわちしきい値電圧
が、理論的に予測されるレベルよりも増加する。図１
は、このしきい値電圧の増加、すなわち逆短チャネル効
果（ＲＳＣＥ：reverse shortchannel effect）を示
し、これは一般に望ましくない効果である。図１の破線
は、ゲート素子における理想的なチャネル導電率の動作
を表す。
【０００３】チャネル長の低減に伴うしきい値電圧の増
加傾向は、あるポイントで反転し、そこからしきい値電
圧は劇的に低下する。しきい値電圧のこの突然の低下
は、短チャネル効果（ＳＣＥ：short channel effect）
と呼ばれる。従来、ＲＳＣＥを低減するための処置が取
られると、望ましくない付随効果として、ＳＣＥが悪化
した。
【０００４】ＲＳＣＥは一般に、短チャネルを有するＦ
ＥＴ内のチャネル領域に渡る、ホウ素の一般に不均一な
分布に加え、ソース及びドレインのエッジでのしきい値
ホウ素のパイルアップにより、ｎ形金属酸化膜半導体電
界効果トランジスタ（ＮＭＯＳＦＥＴ）内で発生すると
考えられている。チャネル領域でのホウ素パイルアップ
の影響を低減することにより、ＲＳＣＥを防止するため
に、チャネル領域内でのｐ形イオンの補足的打ち込みが
使用されてきた。
【０００５】ＦＥＴ内でのＲＳＣＥを低減するために使
用される別の技術に、ＦＥＴのソース及びドレイン領域
へのゲルマニウムの打ち込みがある。図２は、ＮＦＥＴ
１０の断面図を示し、浅いゲルマニウムの打ち込み２２
が、ソース領域１８及びドレイン領域２０内に組み込ま
れる。ｐ形シリコン基板１２は、側壁スペーサ１６間の
ゲート酸化物１５上に配置されるゲート１４を含む。ソ
ース１８及びドレイン２０の拡散は、各々ＲＳＣＥを防
止するために形成される浅いゲルマニウムの打ち込み２
２を有する。
【０００６】しかしながら、ＲＳＣＥを低減するために
使用される従来技術は、追加の処理ステップを要求し、
素子性能に対して、好ましからざる付随効果を生じる。
従って、ＲＳＣＥを被らない半導体素子を形成する方法
が待望される。
【０００７】
【発明が解決しようとする課題】本発明の目的は、逆短
チャネル効果が低減されたＦＥＴを提供することであ
る。また、本発明のほかの目的は、かかるＦＥＴを容易
に記載する方法を提供することである。
【０００８】
【課題を解決するための手段】本発明は半導体基板と、
前記基板内に配置される第１の拡散領域と、前記基板内
に配置される第２の拡散領域と、前記第１の拡散領域と
前記第２の拡散領域との間に配置されるチャネル領域
と、前記チャネル領域上の前記半導体基板上に配置さ
れ、前記第１の拡散領域及び前記第２の拡散領域をオー
バラップするゲート酸化物と、前記ゲート酸化物上に配
置されるゲート電極と、前記基板全体に渡り配置され、
前記第１の拡散領域及び前記第２の拡散領域下にピーク
濃度を有する中性ドーパント拡散打ち込みとを含む。
【０００９】前記素子を形成するプロセスは、第１の導
電率タイプの半導体基板上に、酸化物層を形成するステ
ップと、前記基板内に中性ドーパントを全面的に打ち込
み、中性ドーパント打ち込みを形成するステップと、前
記酸化物層上にゲート電極を形成するステップと、前記
基板内にソース及びドレイン領域を、前記中性ドーパン
ト打ち込みのピーク濃度が発生する深さよりも浅い深さ
に打ち込むステップとを含む。
【００１０】
【発明の実施の形態】ここで述べる半導体素子は、ゲル
マニウムなどの中性ドーパント打ち込みを、ソース及び
ドレイン領域の下にピーク濃度を有するように形成され
る。ゲルマニウム打ち込みは好適には、ソース、ドレイ
ン、及びゲート形成以前に打ち込まれるが、ソース、ド
レイン及びゲート形成後の打ち込みも可能である。ＦＥ
Ｔなどの結果の素子は、逆短チャネル効果を受けにく
く、また打ち込みは短チャネル効果の悪化を生じない。
添付図面及び以下の説明は、ＮＦＥＴの例において本発
明を開示するが、当業者であれば、本発明がゲート制御
拡散領域を有する他の半導体素子にも適用可能であるこ
とが理解できよう。例えば、ＮＦＥＴバージョンからド
ーピング極性を反転することにより、ＰＦＥＴが形成さ
れ得る。
【００１１】図３を参照すると、ＮＦＥＴはｐ形シリコ
ン領域１２を有し、その上に酸化物層２３が、従来方法
により付着または成長される。ｐ形シリコン領域１２
は、ＮＦＥＴアプリケーションにおいて使用されるよう
なドープ単結晶ウエハであるか、或いはＣＭＯＳアプリ
ケーションのＮＦＥＴ部分で使用されるような、ｎ形シ
リコンのイオン打ち込みにより形成されるｐ形シリコン
のウェルである。酸化物層２３は一般に、約０．０４μ
ｍ乃至約０．０６μｍの初期厚さで、好適には約０．０
５μｍの厚さで形成される。ｐ形シリコン領域１２は、
ホウ素などのｐ形ドーパントを、約１×１０17原子／ｃ
ｍ3乃至約２×１０18原子／ｃｍ3の初期濃度で、好適に
は約３×１０17原子／ｃｍ3の初期濃度でドープされ
る。
【００１２】中性ドーパント打ち込みは、好適には十分
なエネルギ・ドーズ（dose）により打ち込まれ、それに
よりウエハ内において、後の工程で打ち込まれるソース
及びドレイン拡散打ち込みの底部の下側に、ピーク中性
ドーパント濃度を形成する。シリコンまたはゲルマニウ
ムなどの任意の中性ドーパントが使用され得るが、ゲル
マニウムが好適な中性ドーパントである。１実施例で
は、約０．１０μｍ乃至約０．５０μｍの深さに、好適
には約０．１５μｍ乃至約０．３０μｍの深さに、特に
好適には約０．２０μｍ乃至約０．２５μｍの深さにピ
ークを形成するように、ゲルマニウムが打ち込まれる。
約１０19ｃｍ-3乃至約１０21ｃｍ-3の最終的なゲルマニ
ウム濃度が好適であり、特に約１０20ｃｍ-3が好まし
い。ｐ形シリコン領域１２の表面のゲルマニウム濃度
は、好適には約１０17ｃｍ-3乃至約１０ 19ｃｍ-3であ
り、特に約１０18ｃｍ-3の濃度が好ましい。ゲルマニウ
ム濃度は、ｐ形シリコン領域１２の表面とピーク濃度と
の間で任意に変化しうるが、対数変化が好適である（例
えば図６参照）。適正な深さ及び濃度でゲルマニウム打
ち込みを形成するために、ゲルマニウム・イオンが、例
えば、約２３０ｋｅＶ乃至約２７０ｋｅＶのエネルギ、
及び約１０13ｃｍ-2乃至約１０16ｃｍ-2の濃度で、好適
には約２４５ｋｅＶ乃至約２５５ｋｅＶ、約１０14ｃｍ
-2乃至約１０15ｃｍ-2で打ち込まれる。
【００１３】図４は、ゲルマニウムの打ち込み後のＮＦ
ＥＴの断面図を示す。距離"ｘ"は、前述のように、ｐ形
シリコン領域の表面から、ゲルマニウム打ち込みのピー
ク濃度までの距離を表す。破線２６は、ゲルマニウム打
ち込みのピーク濃度の深さを表す。ゲルマニウム濃度は
ピーク濃度の深さ２６から、両方向に減少する。距離"
ｘ"は、ＮＦＥＴのソース、ドレイン、及びチャネル領
域内において、適切なゲルマニウム濃度をもたらす任意
の値でよく、好適には前述のような値を有する。
【００１４】図５を参照すると、ゲート形成、及びソー
ス及びドレイン・ドーピング後のＮＦＥＴが示される。
ゲート形成は周知の技術を用いて行われ、ゲート１４は
ポリシリコン・ゲートでよい。ゲート形成前に、酸化物
層２３がパターン化され、エッチングされて、約４ｎｍ
乃至約１１ｎｍの厚さのゲート酸化物が形成される。次
にポリシリコン層が形成され、パターン化及びエッチン
グされて、約１００ｎｍ乃至約２００ｎｍの厚さを有す
るポリシリコン・ゲート１４が生成される。
【００１５】一旦ゲート１４が形成されると、ソース１
８及びドレイン２０の拡散領域がドープされる。ソース
１８及びドレイン２０へのｎ形不純物のイオン打ち込み
により、約１０19乃至約１０21の、好適には約１０20の
イオン濃度が生成される。ソース１８及びドレイン２０
領域は、好適には約０．１５μｍ以下の深さに打ち込ま
れ、特に約０．１０μｍ以下の深さが好ましい。ソース
１８及びドレイン２０内に第２の打ち込み（図示せず）
を形成するために、任意的に、酸化物または窒化物を含
む側壁スペーサ１６が、ゲート１４の側部に形成され
る。
【００１６】この段階で、ゲルマニウム打ち込みが、ソ
ース１８、ドレイン２０、及びソース１８とドレイン２
０の間のチャネル内に拡散される。ドーパントを活性化
し、シリコン基板の結晶構造を復元するために、アニー
リングが実行される。アニーリングは約６００℃乃至約
１２００℃で行われる。アニーリングの後、従来の金属
化及び不動態化手法を用いて、ＮＦＥＴ形成が完成され
る。
【００１７】図６は、ＮＦＥＴの様々な領域のイオン濃
度を示す。前述のように、また図６に示されるように、
ピーク・ゲルマニウム打ち込み濃度は、好適には、ウエ
ハ内において、ソース及びドレイン打ち込みよりも深く
形成される。前述のＮＦＥＴでは、ソース及びドレイン
打ち込みはｎ形イオンであり、ウエハ・イオンはｐ形イ
オンである。図６に示される、また前述の濃度及び深さ
は１例に過ぎず、当業者であれば、別のドーピング濃度
及び打ち込み深さも可能であり、本発明の範囲内に含ま
れることが理解できよう。
【００１８】重要な点として、ゲルマニウムがソース及
びドレイン形成前に、ＮＦＥＴ形成プロセスの任意の段
階に打ち込まれ得る。例えば、ゲルマニウムは酸化物層
２３の形成前に、またはゲート電極１４の形成後に打ち
込まれる。図７は、ゲート１４が既に形成された後に実
行されるゲルマニウム打ち込み工程を示す。チャネル領
域内のゲート１４の下にゲルマニウムを効果的に打ち込
むために、図７に示されるように、ゲルマニウム・イオ
ンがある角度で打ち込まれなければならない。打ち込み
の角度を補償するために、打ち込みエネルギ及び添加が
調整される。ゲルマニウム打ち込みは、ソース１８及び
ドレイン２０が形成された後に、そして側壁スペーサ１
６が形成される前または後に、図７に示される打ち込み
手法を用いて行われる。
【００１９】ｐ形基板でのゲルマニウムの全面打ち込み
は、ホウ素パイルアップ及びチャネル不整合を抑制し、
それにより素子技術に応じて、ＲＳＣＥを少なくとも１
５％以上低減する。図８は、本発明のゲルマニウム打ち
込みＮＦＥＴの短チャネルしきい値電圧と、ゲルマニウ
ム打ち込みを欠く従来のＮＦＥＴとを比較するグラフで
ある。ゲルマニウム打ち込みを有するＮＦＥＴは、点線
により示される。ゲルマニウム打ち込みＮＦＥＴでは、
逆短チャネル効果が理想レベル近くまで低減されてい
る。しかしながら、短チャネル効果は、ゲルマニウム打
ち込みにより、悪化していないことが分かる。
【００２０】前述のＮＦＥＴは、ＮＦＥＴ素子の短チャ
ネル効果の、または他の重要なフィーチャの悪化無し
に、逆短チャネル効果が多大に低減される利点を有す
る。単一ゲルマニウム打ち込み工程は、標準ＮＦＥＴ及
びＣＭＯＳアプリケーションにおいて、ゲルマニウム打
ち込みの容易な組み込みを可能にする。
【図面の簡単な説明】
【図１】逆短チャネル効果及び短チャネル効果を示すグ
ラフである。
【図２】ソース及びドレイン内の従来のゲルマニウム打
ち込みを示すＦＥＴの断面図である。
【図３】ゲルマニウム・ドーピングの間に、酸化物層に
より覆われるウエハの断面図である。
【図４】ドーピング後の図３のウエハの断面図である。
【図５】ゲート形成及びソース及びドレイン・ドーピン
グ後の、図４のウエハの断面図である。
【図６】ＦＥＴの１実施例における相対ドーパント濃度
を示すグラフである。
【図７】酸化物層上に既に形成されたゲート電極を有
し、ゲルマニウム打ち込みを受けているＦＥＴの断面図
である。
【図８】ゲルマニウム打ち込みを有するＦＥＴにおい
て、ＳＣＥの悪化無しに、ＲＳＣＥが低減した様子を示
すグラフである。
【符号の説明】
１２ ｐ形シリコン基板 １４ ゲート １５ ゲート酸化物 １６ 側壁スペーサ １８ ソース領域 ２０ ドレイン領域 ２２ ゲルマニウム打ち込み ２３ 酸化物層 ２６ ゲルマニウムのピーク濃度深さ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・スコット・ブラウン アメリカ合衆国05602、バーモント州ミド ルセックス、イースト・ヒル・ロード 259 (72)発明者 ステファン・スコット・ファーケイ アメリカ合衆国05403、バーモント州サウ ス・バーリントン、ベイクレスト・ドライ ブ 11 (72)発明者 ロバート・ジェイ・ガーシアー・ジュニア アメリカ合衆国05461、バーモント州ハイ ネスバーグ、ボックス3286−１、ルーラ ル・ルート ナンバー２ (72)発明者 デイル・ワーナー・マーティン アメリカ合衆国05655、バーモント州ハイ ド・パーク、ウエスト 15、バーモント 564 (72)発明者 ジェームス・アルバート・スリンクマン アメリカ合衆国05602、バーモント州モン トペリエ、ノース・ストリート 882

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成されたゲート、及び前
    記半導体基板内に形成された拡散領域を有する半導体素
    子を形成する方法であって、 中性ドーパントを、前記拡散領域の深さよりも深いとこ
    ろに打ち込むのに、十分なエネルギ・ドーズで、前記半
    導体基板内に全面的に打ち込むステップを含む方法。
  2. 【請求項２】前記打ち込むステップが、前記拡散領域の
    形成前に行われる、請求項１記載の方法。
  3. 【請求項３】前記打ち込むステップが、前記ゲートの形
    成前に行われる、請求項１記載の方法。
  4. 【請求項４】前記半導体基板を加熱するステップを更に
    含み、前記打ち込むステップは、前記加熱ステップの間
    に前記拡散領域中のドーパントが過剰に拡散するのを防
    止するのに十分なドーズの中性ドーパントを打ち込む、
    請求項１記載の方法。
  5. 【請求項５】前記拡散領域がソース及びドレイン拡散領
    域である、請求項１記載の方法。
  6. 【請求項６】前記中性ドーパントがゲルマニウムであ
    り、前記ゲルマニウムが約０．１０μｍ乃至約０．５０
    μｍの深さにピーク濃度を形成するように、前記半導体
    基板内に打ち込まれる、請求項１記載の方法。
  7. 【請求項７】前記中性ドーパントがゲルマニウムであ
    り、前記ゲルマニウムが約１０19ｃｍ -3乃至約１０21ｃ
    ｍ-3のゲルマニウム・イオンのピーク濃度を有するよう
    に打ち込まれる、請求項１記載の方法。
  8. 【請求項８】前記打ち込むステップが前記ゲートの形成
    後に行われる、請求項１記載の方法。
  9. 【請求項９】前記打ち込むステップが前記拡散領域の形
    成後に行われる、請求項１記載の方法。
  10. 【請求項１０】前記中性ドーパントがゲルマニウムまた
    はシリコンである、請求項１記載の方法。
  11. 【請求項１１】半導体基板と、 前記基板内に配置される第１の拡散領域と、 前記基板内に配置される第２の拡散領域と、 前記第１の拡散領域と前記第２の拡散領域との間に配置
    されるチャネル領域と、 前記チャネル領域上の前記半導体基板上に配置され、前
    記第１の拡散領域及び前記第２の拡散領域をオーバラッ
    プするゲート酸化物と、 前記ゲート酸化物上に配置されるゲート電極と、 前記基板全体に渡り配置され、前記第１の拡散領域及び
    前記第２の拡散領域下にピーク濃度を有する中性ドーパ
    ント拡散打ち込みとを含む半導体素子。
  12. 【請求項１２】前記半導体素子がＦＥＴである、請求項
    １１記載の半導体素子。
  13. 【請求項１３】前記第１の拡散領域及び前記第２の拡散
    領域がソース及びドレイン拡散領域である、請求項１１
    記載の半導体素子。
  14. 【請求項１４】前記中性ドーパント拡散打ち込みがゲル
    マニウムであり、前記ゲルマニウム拡散打ち込みが、約
    ０．１０μｍ乃至約０．５０μｍの深さにピーク濃度を
    有する、請求項１１記載の半導体素子。
  15. 【請求項１５】前記中性ドーパント拡散打ち込みがゲル
    マニウムであり、前記ゲルマニウム拡散打ち込みが、約
    １０19ｃｍ-3乃至約１０21ｃｍ-3のゲルマニウム・イオ
    ンのピーク濃度を有する、請求項１１記載の半導体素
    子。
  16. 【請求項１６】前記ゲート絶縁層が約４ｎｍ乃至約１１
    ｎｍの厚さを有する、請求項１１記載の半導体素子。
  17. 【請求項１７】前記ゲートが約１００ｎｍ乃至約２００
    ｎｍの厚さを有する、請求項１１記載の半導体素子。
  18. 【請求項１８】前記中性ドーパント拡散打ち込みがゲル
    マニウムまたはシリコンである、請求項１１記載の半導
    体素子。
  19. 【請求項１９】ＦＥＴを形成する方法であって、 第１の導電率タイプの半導体基板上に、酸化物層を形成
    するステップと、 前記基板内に中性ドーパント・イオンを全面的に打ち込
    み、中性ドーパント打ち込みを形成するステップと、 前記酸化物層上にゲート電極を形成するステップと、 前記基板内にソース及びドレイン領域を、前記中性ドー
    パント打ち込みのピーク濃度が発生する深さよりも浅い
    深さに形成するステップとを含む方法。
  20. 【請求項２０】前記基板を加熱するステップを更に含
    み、前記中世ドーパント打ち込みを形成するステップ
    は、前記加熱ステップの間に前記ソース及びドレイン領
    域中に打ち込まれたドーパントが、過剰に拡散するのを
    防止するのに十分なドーズの中性ドーパントを打ち込
    む、請求項１９記載の方法。
  21. 【請求項２１】前記中性ドーパント・イオンがゲルマニ
    ウムであり、前記ゲルマニウムが約０．１０μｍ乃至約
    ０．５０μｍの深さにピーク濃度を形成するように、前
    記半導体基板内に打ち込まれる、請求項１９記載の方
    法。
  22. 【請求項２２】前記中性ドーパント・イオンがゲルマニ
    ウムであり、前記ゲルマニウムが約１０19ｃｍ-3乃至約
    １０21ｃｍ-3のゲルマニウム・イオンのピーク濃度を有
    するように打ち込まれる、請求項１９記載の方法。
  23. 【請求項２３】前記中性ドーパントがゲルマニウムまた
    はシリコンである、請求項１９記載の方法。
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