JP2003529932A - 最適化ソース／ドレイン構造を有するトランジスタおよびその製造方法 - Google Patents

最適化ソース／ドレイン構造を有するトランジスタおよびその製造方法

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Abstract

(57)【要約】 【課題】 約１００ｎｍ以下の寸法を有するトランジスタ構造を提供する。 【解決手段】 トランジスタ構造は、第１の極性を有する基板（１００）を有する。この基板は、基板内の第１の深さで規定された第１の極性を有する浅いハロー打ち込み（１０８）を含む。この基板は、基板と同じ極性であり、浅いハロー打ち込みの第１の深さよりも深い第２の深さまで規定される深いハロー打ち込み（１１２）も有する。浅いハロー打ち込みおよび深いハロー打ち込みにより、トランジスタの抵抗がトランジスタの閾値電圧、ショートチャネル効果および漏れ電流とともに最少にされるようなピーク濃度がゲートの下のレベルの基板不純物に与えられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体基板におけるトランジスタの製造に関するものである。さらに
詳細に、本発明は、最適化ソース／ドレインドーピングプロファイルを形成し、
減少された寸法を有する装置の性能を改善する方法に関するものである。
【０００２】
【従来の技術】
今日の半導体装置は、より厳しい要求をかなえるように絶えず推し進められて
いる。この技術を使用する装置は市場に押し寄せ、消費者はこの装置により高い
要求を行う。これらの要求は、より大きな機能性を有するより小さい、よりコン
パクトな装置を含む。
【０００３】 半導体装置は、ユーザの指定された機能を実行するチップのいろいろの回路を
使用する。周知であるように、この回路は、いろいろの配線、絶縁層および全チ
ップ中相互接続される他の部品からなる。この配線および他の部品は、半導体装
置の下部レベルにあるトランジスタに接続されている。周知であるように、基本
トランジスタは、ゲートによって分離されるソース領域およびドレイン領域を有
する。異なる電圧をゲート電極に加えることによって、トランジスタはオンある
いはオフのいずれかであると示される。
【０００４】
【発明が解決しようとする課題】
トランジスタゲート長を約１００ｎｍ（すなわち０．１０ミクロン）までの大
きさにし、より要求の厳しく、コンパクトなディジタル回路用途にふさわしくな
い増大する要求があるけれども、このような物理的寸法はある種の複雑さ有する
。例えば、オフ状態で漏れ電流を遮断し、オン状態で低抵抗あるいは高装置電流
を生じる必要性がある。しかしながら、小さいゲート長装置の場合、オフ状態で
さえ、ドレインの近くの空間電荷は、ゲートバイアスが電位を制御できないより
深い場所でソースに接し、空間電荷領域を介してソースからドレインへ漏れ電流
を生じる。これは、閾値電圧の低下を生じるショートチャネル効果（ＳＣＥ）と
して公知である。理解できるように、ディジタル回路の部品として作動するトラ
ンジスタの場合、スイッチングオフの機能あるいはＳＣＥの抑制は非常に重要で
ある。
【０００５】 図１は、基板１０に形成された従来のトランジスタ構造２２を示す。ゲート電
極１６およびゲート酸化物１８を有するトランジスタ構造２２が示される。ＳＣ
Ｅを抑制しようとして、多めに不純物を添加された浅いソース−ドレイン拡張（
ＳＤＥ）を組み込む深いソースドレイン（ＤＳＤ）１２が形成される。図示され
るように、ＳＤＥはゲート電極１６のエッジの近くに形成される。「ポケット」
と呼ばれる付加チャネルドーピングはＳＤＥ領域の周りにも打ち込まれる。満足
できるオフ状態（すなわち、漏れ電流＜１０ｎＡ／μｍ）を得るために、４×１
０１８ｃｍ−３よりも多いポケットドーピング濃度が必要である。サブ１００ｎ
ｍトランジスタ（例えば、ＭＯＳＦＥＴ）で使用される約１×１０１８ｃｍ−３ の高チャネル濃度２４（図１に示される）とともにこのような極端なレベルのド
ーピング濃度は、高オン抵抗を生じる非常に高い閾値電圧（Ｖｔｈ）を生じるの
で、約１Ｖあるいはそれ以下の目標電源電圧でトランジスタの動作を防止する。
したがって、従来技術では、必ずトランジスタを導通させるためにより高い閾値
電圧を必要とする高チャネル濃度を実現することによって漏れ電流を減少させる
トレードオフが行われる。
【０００６】 サブ１００ｎｍのトランジスタの製造に関するさらにもう一つの問題は、パン
チスルーしやすい傾向がある。パンチスルーは、一般にドーパントアニーリング
処理によってソースおよびドレインの空乏領域が同時に生じる場合を意味するも
のであると分かる。サブ１００ｎｍトランジスタは半導体製造に制約を要求する
ので、パンチスルーによるトランジスタ短絡あるいは漏れは、処理される必要が
ある問題である。
【０００７】 前述に関して、（例えば、１００ｎｍおよびそれ以下の範囲の）小さいトラン
ジスタのための最適化ソース−ドレイン領域に対する要求がある。この最適化ソ
ース−ドレイン領域は、トランジスタを漏れ電流にさらすことを減らすべきであ
り、効果的に、迅速にトランジスタを導通させるようにチャネル抵抗および印加
された閾値電圧の大きさを減らすためにゲートの真下のチャネル濃度を減少させ
るように構成されるべきである。最適化ソース−ドレイン領域は、さらに短いゲ
ート長の製造も可能すると同時に漏れ電流、パンチスルー、および過度のチャネ
ル抵抗の可能性を最少にすべきである。
【０００８】
【課題を解決するための手段】
大まかに言って、本発明は、約１００ｎｍおよびそれ以下の範囲の寸法を有す
る最適化トランジスタ構造を提供することによってこれらの要求を満たす。本発
明は、方法、装置、システム、装置あるいは方法を含む多数の方法で実施できる
。ことを理解すべきである。本発明のいくつかの本発明の実施例は後述される。
【０００９】 一実施例では、基板にトランジスタソース／ドレイン領域を形成する方法が開
示される。ソース／ドレイン領域は第１の極性を有する。第１の極性のハロー領
域であり、第１の濃度を有する浅いハロー領域が打ち込まれる。第１の極性のハ
ロー領域であり、第１の濃度よりも低い第２の濃度を有する深いハロー領域も次
に打ち込まれる。この深いハロー領域は、浅いハロー領域よりも深く基板の中に
打ち込まれる。
【００１０】 他の実施例では、トランジスタ構造が開示されている。トランジスタ構造は第
１の極性を有する基板を含む。この基板は、第１の極性のハロー打ち込みであり
、基板内の第１の深さに規定された浅いハロー打ち込みを含む。さらにこの基板
では、浅いハロー打ち込みの第１の深さよりも大きい第２の深さに規定された深
いハロー打ち込みも有する。
【００１１】 さらにもう一つの実施例では、基板にソース／ドレイン領域を有するトランジ
スタが開示されている。各ソース／ドレイン領域は、拡張打ち込み領域およびこ
の拡張打ち込み領域の下で規定された浅いハロー打ち込み領域を含む。各ソース
／ドレイン領域も、浅いハロー打ち込みの下で規定された深いハロー打ち込み領
域および下方へ深い打ち込み領域まで規定された深い打ち込み領域を含む。
【００１２】 本発明の多数の長所は、認識されるべきである。本発明によって、設計者は、
より小さい寸法を有するトランジスタを設計できる。新規のトランジスタは、従
来技術の問題点、すなわち漏れ電流、パンチスルーおよび高オン抵抗の問題点を
避けると同時にトランジスタ内のゲート長が減少するとき高閾値電圧を保持する
。
【００１３】 本発明の他の態様および長所は、添付図面とともに行われ、本発明の原理を例
として示す下記の詳細な説明から明らかになる。
【００１４】
【発明の実施の形態】
トランジスタ寸法を減らす際の機能性および性能を改良する最適化ソース−ド
レイン領域を有するトランジスタ構造および最適化ソース−ドレイン領域を製造
する方法が開示されている。好ましい実施例では、減少するトランジスタゲート
長のサイズは約１００ｎｍおよびそれ以下の範囲にある。下記の説明では、多数
の特定の細部は本発明の完全な理解を行うために詳述される。しかしながら、本
発明はこれらの特定の細部のいくつかあるいは全てなしに実行されてもよいこと
が当業者に理解される。他の例では、周知の処理工程は本発明を必ずしも不明瞭
にしないために詳述されない。
【００１５】 図２は、本発明の一実施例による最適化ソース−ドレイン領域を有するトラン
ジスタ１３８を形成する製造工程を示す。当該技術で周知であるいかなる数の技
術を使用するウェル領域（ＮＭＯＳの場合はｐ形、ＰＭＯＳの場合はｎ形）の形
成後も、ゲート１０２およびゲート酸化物１０４は、当該技術で周知のいかなる
数の技術数使用して基板１００上にも形成される。ゲート１０２およびゲート酸
化物１０４は、トランジスタ１３８のためのゲートを形成する。このトランジス
タ１３８は、基板の極性および形成されるソース−ドレイン拡散領域に応じてＮ
ＭＯＳ形トランジスタあるいはＰＭＯＳ形トランジスタのいずれかである。好ま
しい実施例では、ゲート１０２は、好ましくは約５００Åと約３，０００Åとの
間の厚さ、より好ましくは約１，０００Åの厚さに形成される。このゲート１０
２は、好ましくは約１０ｎｍと約１００ｎｍとの間の長さ、より好ましくは約２
０ｎｍと約８０ｎｍとの間の長さ、最も好ましくは約４０ｎｍの長さに形成され
る。ゲート酸化物１０４は、好ましくは約５Åと約２０Åとの間の厚さ、最も好
ましくは約１５Åの厚さに形成される。
【００１６】 図３Ａは、ソースおよびドレイン領域を規定するために基板１００の中への不
純物打ち込み工程１３０を示す本発明の実施例である。最初に、酸化物層１０６
は、当該技術で周知であるいかなる数の技術を使用しても基板１００の表面上に
成長される。成長される酸化物層１０６は、基板１００にわたって酸化物のスク
リーンあるいは酸化物のパッドを形成するように成長される。成長される酸化物
層１０６は、約１０Åと約３０Åとの間の厚さ、より好ましくは約２０Åの厚さ
を有する。
【００１７】 成長された酸化物層１０６が、基板１００の表面にわたって形成された後、浅
いハロー打ち込み１０８は、不純物打ち込み工程１３０によって基板１００内に
規定される。浅いハロー打ち込み１０８は、ショートチャネル効果（ＳＣＥ）の
結果である前述の漏れ電流を抑制するのに役立つように打ち込まれる。すでに述
べたように、ＳＣＥは、あまりにも多くの漏れ電流がある場合、ＳＣＥは、トラ
ンジスタを非機能的にさせ得る。基板の表面から離間されている深さのトランジ
スタ内の浅いハロー打ち込みの位置決めは、増加された閾値電圧および増加され
たチャネル抵抗をもたらし得る、チャネル領域のゲートの真下に（チャネル領域
と同じ極性の）高レベル濃度を形成することを避ける。図示されるように、浅い
ハロー打ち込み１０８は、低い濃度１０８ａ領域およびピーク濃度１０８ｂ領域
を有する。
【００１８】 浅いハロー打ち込み１０８を形成するために使用される不純物は、トランジス
タ１３８がＮＭＯＳ形トランジスタあるいはＰＭＯＳ形トランジスタであるべき
であるかどうかに応じて変わる。ＮＭＯＳ形トランジスタの場合、ハローの不純
物は好ましくはＰ形不純物である。完全に理解できるために、ハロー（図５に示
されたハロー１０８、および１１２）不純物形は基板チャネル極性と同じ極性の
不純物形である。ＮＭＯＳ形トランジスタの場合、不純物打ち込み工程１３０で
打ち込まれた不純物は、好ましくは、低拡散係数、より好ましくはインジウム、
最も好ましくはホウ素を有する不純物である。ＮＭＯＳ形トランジスタ場合の不
純物打ち込み中、不純物は、好ましくは約１×１０１８原子／ｃｍ３〜約１×１
０１９原子／ｃｍ３の範囲にあり、より好ましくは約４×１０１８原子／ｃｍ３ のピーク濃度で打ち込まれる。しかしながら、一旦打ち込み工程が完了すると打
ち込み不純物の濃度が浅いハローの不純物の実際の濃度とは異なることに注目す
べきである。実際の濃度は、不純物が基板１００に入るときの損失および拡散処
理により不純物打ち込み工程１３０で使用される濃度から変わる。例えば、実際
の濃度は、好ましくは約１×１０１８原子／ｃｍ３から約５×１０１８原子／ｃ
ｍ３の範囲にあり、より好ましくは約２．５×１０１８原子／ｃｍ３であるべき
である。
【００１９】 ＰＭＯＳ形トランジスタの場合、打ち込み不純物は、好ましくは、リン（Ｐｈ
）、ヒ素（Ａｓ）およびアンチモン（Ｓｂ）のような低拡散係数を有する不純物
であり、アンチモンが最も好ましい不純物である。この不純物は、ＰＭＯＳ形ト
ランジスタの場合の不純物打ち込み工程１３０中、好ましくは約１×１０１８原
子／ｃｍ３〜約１×１０１９原子／ｃｍ３のピーク打ち込み濃度、より好ましく
は約４×１０１８原子／ｃｍ３のピーク打ち込み濃度で打ち込まれる。さらに、
ＮＭＯＳ不純物のように、トランジスタ１３８内の実際の濃度は、不純物打ち込
み工程１３０中に使用される濃度とは異なる。ここで、基板の実際の濃度は、好
ましくは約１×１０１９原子／ｃｍ３〜約５×１０１８原子／ｃｍ３、より好ま
しくは約２．５×１０１８原子／ｃｍ３である。不純物打ち込み工程１３０中、
不純物を基板１０に打ち込むために使用されるエネルギーは、好ましくは約１０
０ｅＶ（電子ボルト）と約１，０００ｅＶとの間、より好ましくは約３００ｅＶ
である。不純物打ち込み工程が実行された後、エッチング工程（図示せず）は、
成長された酸化物層１０６およびゲート１０２に沿って基板１００の表面を洗浄
するために実行される。不純物打ち込み工程１３０から残されたいかなる残留物
もエッチング工程中成長された酸化物層１０６およびゲート１０２の表面から洗
浄される。
【００２０】 図３Ｂは、不純物打ち込み工程１３０を示す他の実施例である。この実施例で
は、ゲート１０２は、不純物打ち込み工程１３０中保護酸化物層１０１によって
保護できる。この保護酸化物層１０１は化学気相成長法（ＣＶＤ）を含む多数の
技術を使用して形成できる。保護酸化物層１０１は、ゲート１０２が保護酸化物
層１０１によって被覆されるように付着される。したがって、ゲート１０２は、
不純物打ち込工程１３０中基板１００に打ち込まれた不純物から保護される。保
護酸化物層１０１は任意であり、ＰＭＯＳトランジスタにおいてｎ形不純物を成
長している間使用されることに注目すべきである。
【００２１】 図４は、ゲート１０２の側面に沿ってオフセットスペーサ１１０の形成を示す
本発明の実施例である。オフセットスペーサは、いかなる数の成長およびエッチ
ングの技術を使用しても形成できる。窒化シリコンのような他の材料も使用でき
るけれども、スペーサは好ましくは酸化物で作られる。オフセットスペーサは、
好ましく、約ゼロｎｍ（スペーサが全然使用されない場合）から約２０ｎｍの範
囲にある幅、さらに好ましくは約２ｎｍから約１０ｎｍの範囲、最も好ましく約
５ｎｍの幅に形成される。したがって、スペーサの好ましい幅から確認できるよ
うに、オフセットスペーサは任意である。オフセットスペーサ１１０は、図５に
関して検討されるように、深いハロー打ち込みが浅いハロー打ち込み１０８の下
のオフセットで形成できるように形成される。
【００２２】 次に、図５を参照すると、本発明の一実施例による深いハロー打ち込み１１２
を形成する不純物打ち込み工程１３２が示されている。深いハロー打ち込み１１
２は、浅いハロー打ち込み１０８の下の基板１００内でより深い。浅いハロー不
純物１０８のように、深いハロー不純物１１２を形成するために使用される不純
物の種類は、トランジスタ１３８がＮＭＯＳ形トランジスタあるいはＰＭＯＳ形
トランジスタのいずれかであるべきであるかどうかによって決まる。もちろん、
ハロー打ち込み不純物の極性は基板チャネルと同じである。したがって、ＮＭＯ
Ｓ形トランジスタの場合、不純物打ち込み工程１３０のために使用される同じ形
のＰ形不純物は、不純物打ち込み工程１３２のために使用されてもよい。さらに
、不純物打ち込み工程１３２中に打ち込まれた不純物の濃度範囲は、ハロー打ち
込み１０８の濃度範囲よりもわずかに小さい。例えば、ピーク濃度は、約１×１
０１８原子／ｃｍ３と約５×１０１８原子／ｃｍ３との間の範囲にあってもよく
、最も好ましくは約２×１０１８原子／ｃｍ３である。ここで述べられるように
、深いハロー打ち込み１１２は少なめに不純物が添加されたハロー打ち込み１１
２と呼ばれてもよい。少なめに不純物が添加されたハロー打ち込み１１２は、好
ましくは、図８を参照して説明されているように、浅いハロー打ち込み１０８と
深いソースドレイン（ＤＳＤ）打ち込み１１８との間の濃度を有するように打ち
込まれる。深いハロー打ち込みは、好ましくはゲートバイアスが電位を制御でき
ないより深いチャネル領域からの漏れをさらに減少させるように構成される。
【００２３】 不純物打ち込み工程中使用されるエネルギーは、好ましくは約５００ｅＶから
約２，０００ｅＶの範囲にあり、最も好ましくは約５００ｅＶである。図５で分
かるように、一旦、深いハロー打ち込み１１２が基板１００に形成されると、低
濃度領域１１２ａおよびピーク濃度領域１１２ｂによって示されるように深いハ
ロー打ち込み１１２内の濃度レベルはいろんな異なったレベルとなる。ピーク濃
度領域１１２ｂの不純物濃度レベルは低濃度領域１１２ａの不純物濃度よりも大
きい。
【００２４】 図６は、本発明の一実施例による、ソース／ドレイン拡張（ＳＤＥ）１１４を
基板１００に形成する不純物打ち込み工程１３４を示す。さらに、ソース／ドレ
イン拡張１１４は、トランジスタ１３８がＮＭＯＳ形トランジスタあるいはＰＭ
ＯＳ形トランジスタのいずれかであるかどうかによって決まる。ＮＭＯＳ形トラ
ンジスタの場合、不純物打ち込み工程１３４中に使用される不純物濃度は、好ま
しくは、約１×１０２０原子／ｃｍ３〜約５×１０２０原子／ｃｍ３であり、よ
り好ましくは約３×１０２０原子／ｃｍ３である。ＮＭＯＳ形トランジスタのた
めに打ち込まれた不純物の種類は好ましくは、ｎ＋領域を形成するヒ素（Ａｓ）
である。ＰＭＯＳ形トランジスタの場合、不純物打ち込み工程１３４のための濃
度レベルは、ＮＭＯＳ形トランジスタのために使用される濃度レベルと同じであ
る。ＰＭＯＳ形トランジスタの場合の不純物打ち込み工程１３４中に使用される
不純物の種類は、好ましくはホウ素またはＢＦ２である。いま、ＳＤＥ１１４の
極性は基板チャネル領域と逆であることに注目すべきである。これは標準トラン
ジスタ装置の場合に明らかであるけれども、これは、前述されるように基板と同
じである、ハロー打ち込みの極性と対比するために指摘される。
【００２５】 ソース／ドレイン拡張１１４を形成するために不純物打ち込み工程１３４中に
使用される電力は、好ましくは約２００ｅＶから約１０００ｅＶの範囲にあり、
最も好ましくは３００ｅＶである。不純物打ち込み工程１３４は、ソース／ドレ
イン拡張１１４の一部がオフセットスペーサ１１０およびゲート１０２の下に形
成されるように行われる。これは、図６に示されるように、不純物打ち込み工程
をある角度で行なってよい。ソース／ドレイン拡張１１４は、ＳＣＥをさらに抑
制するために浅いハロー打ち込み１０８の真上のトランジスタ１３８に形成され
る。さらに、ソース／ドレイン拡張１１４は、浅いドレイン拡張１０８のピーク
濃度１０８ｂがソース／ドレイン拡張１１４の真上にくるように形成される。ソ
ース／ドレイン拡張１１４が打ち込まれた後、エッチング工程（図示せず）は、
不純物打ち込み工程１３４から残されたいかなる残留物を洗浄するために実行さ
れる。
【００２６】 ソース／ドレイン拡張１１４を形成する他の方法は固体ソース成長によるもの
であることにも注目すべきである。固体ソース成長は、トランジスタ１３８をソ
ース／ドレイン拡張１１４を形成するために使用される不純物でドーピングする
ことによって行われる。トランジスタ１３８がドーピングされた後、不純物を基
板中に拡散させるアニーリング工程が実行される。
【００２７】 図７は、本発明の一実施例による他の態様１１６の形成を示す。不純物打ち込
み工程１３４からの残留物がエッチング工程（図示せず）基板から洗浄された後
、スペーサ１１６が形成される。スペーサ１１６は、好ましくは酸化物あるいは
窒化シリコンから規定され、好ましくは、約３０ｎｍから約１００ｎｍの範囲に
あり、より好ましくは約５０ｎｍの厚さに形成される。スペーサ１１６は、ブラ
ンケット成長技術およびエッチング技術を使用して形成される。スペーサ１１６
は、図８に関して示されるように深いソース／ドレイン打ち込みの形成を容易に
する。
【００２８】 図８は、本発明の一実施例による不純物打ち込み工程１３６による深いソース
／ドレイン打ち込み１１８の形成を示す。ＮＭＯＳ形トランジスタの場合、打ち
込まれた不純物は、好ましくはヒ素（Ａｓ）あるいはリン（Ｐｈ）である。ＮＭ
ＯＳ形トランジスタの場合の不純物の濃度は、好ましくは約１×１０２０原子／
ｃｍ３から約５×１０２０原子／ｃｍ３の範囲にあり、より好ましくは約３×１
０２０原子／ｃｍ３である。ＰＭＯＳ形トランジスタの場合、不純物打ち込み工
程１３６中使用される不純物は、好ましくはホウ素（Ｂ）あるいは好ましくは弗
化ホウ素（ＢＦ２）である。不純物は、不純物打ち込み工程１３６中好ましくは
約１×１０２０原子／ｃｍ３から約５×１０２０原子／ｃｍ３の範囲、より好ま
しくは３×１０２０原子／ｃｍ３で打ち込まれる。
【００２９】 不純物工程中使用されるエネルギーは、好ましくは約５００ｅＶから約２００
０ｅＶの範囲にあり、より好ましくは約５００ｅＶである。図９に関して示され
ているように、不純物は、基板１００中を拡散し、アニーリング工程後深いハロ
ー打ち込み１１２の下に延びる最適化ソース−ドレインウェルを形成する。
【００３０】 図９は、トランジスタ１３８が速い熱アニーリング（ＲＴＡ）処理を受けた後
の本発明の実施例を示す。速い熱アニーリング処理は、好ましくは約９００℃か
ら約１１００℃の範囲にあり、より好ましくは約９５０℃の温度で行われる。速
い熱アニーリング処理のための時間は、好ましくは、約５秒から約６０秒の範囲
にあり、より好ましくは約１０秒である。速い熱アニーリング処理工程が完了し
た後、深いソース／ドレイン（ＤＳＤ）領域１１８が規定される。
【００３１】 深いソース／ドレイン領域１１８は、基板１１０の表面から下方に深いハロー
打ち込み１１２の下まで延びるように形成される。深いソース／ドレイン領域１
１８は、周知であり、トランジスタ構造を規定するウェル１０３を形成する。し
たがって、ゲート１０２が約１Ｖの範囲のより低い閾値電圧（Ｖｔｈ）でターン
オンされる場合、反転層が形成され、電流は、一方の深いソース／ドレイン領域
１１８から減少された抵抗を有する他方の深いソース／ドレイン領域１１８へ流
れる。速い熱アニーリング工程が完了された後、不純物打ち込み工程１３０およ
び１３２中打ち込まれた不純物の濃度は、図１０に関して示されているように基
板１００の表面の下のレベルに集中する。
【００３２】 図１０は、基板１１０の不純物のいろいろのレベルを示すトランジスタ１３８
の濃度プロフィールを示す。不純物濃度領域１２０、１２２、１２４、１２６お
よび１２８は、基板と同じ極性（すなわち、ＳＤＥおよびＤＳＤの極性の正反対
である）を有する濃度プロフィールを規定することに注目すべきである。不純物
のピーク濃度は、１２０で生じるので、ＳＣＥを抑制するためにゲート１０２の
下に増加された濃度レベルを形成する。しかしながら、従来技術と比較すると、
ピーク濃度領域はゲート１０２の真下ではない。オン状態で抵抗を減らすのに役
立ち、より低い閾値電圧でオン状態により速くスイッチすることも可能にするよ
り低い不純物濃度領域１３１は、ゲート１０２の下に規定されるので、これは特
に有益である。
【００３３】 図で分かるように、濃度レベルは、基板１００の表面のより近くで減少し、特
にゲート１０２の真下の湾曲したプロフィールで減少する。より詳細には、不純
物濃度領域１２２によって規定された不純物濃度レベルはピーク濃度領域１２０
よりも小さい。不純物濃度領域１２４のための不純物濃度は、不純物濃度領域１
２２のための不純物濃度レベルよりも小さい。不純物濃度レベルは、不純物濃度
領域１２６で減少し続け、領域１２８の不純物濃度が領域１２６および領域１２
４の不純物濃度よりも小さいように不純物濃度領域１２８でさらに減少する。
【００３４】 基板の表面の近く、特にチャネル領域の下の減少する不純物濃度レベルの結果
として、トランジスタの目標閾値電圧を減少できる。それ自体、ゲート１０２お
よびトランジスタ１３８を能動化するのに必要とされる閾値電圧はより低いので
、トランジスタ１３８はより速く導通する。さらに、ピーク濃度領域１２０は、
ソース／ドレイン拡張１１４の真下に生じるので、ショートチャネル効果（ＳＣ
Ｅ）により漏れ電流をさらに抑制する。
【００３５】 トランジスタ１３８のためのゲート長が減少するにつれて、ピーク濃度領域１
２０は、ゲート１０２の下でより制限されるようになり、さらにゲート１０２の
すぐ近くのチャネル領域においてより低い濃度および浅いハロー１０８の位置に
おいてより高い濃度にしておく。
【００３６】 理解できるように、本発明は、減少するトランジスタ寸法に関連する物理的制
約事項に対する多数の長所を高性能トランジスタ（例えば、ＭＯＳＦＥＴ）の設
計者に提供する。本発明の実施例は、多数の賢く設計された工程によって形成さ
れた最適化ソース−ドレイン構造をもたらし、約１００ｎｍ以下（すなわち０．
１０ミクロン）のゲート長を有するトランジスタ装置の製造を可能にする。過去
、ユーザがこのような寸法を有するトランジスタを製造することを試みても、漏
れ電流、パンチスルー、駆動電流を減少させる高オン抵抗（例えば、ソース−ド
レイン直列抵抗）に特有な前述の問題が障害となっていた。いま、設計者は、最
適化ソース−ドレイン構造を有するより小さいトランジスタを製造できると同時
に閾値電圧を約１Ｖの目標レベルまで減少できる。ソース−ドレイン最適化の形
成のより多くの情報のために、発明者Ｓａｍａｒ Ｓａｈａ著の題名が「１００
ｎｍ以下のチャネル長を有するＭＯＳＦＥＴのためのドレインプロフィールエン
ジニアリング」であり、ＳＰＩＥ Ｖｏｌ．３８８１（１９９９年９月）の一部
として公表された論文を参照することができる。
【００３７】 前述の発明ははっきりと理解する目的のためにある程度詳細に記載されている
けれども、ある種の変更および修正は添付された特許請求の範囲内で実施されて
もよいことは明らかである。したがって、本発明の実施例は、例示であって、限
定的でないものとみなされるべきであり、本発明は、ここに示された詳細に限定
されるべきであるが、添付された特許請求の範囲および均等物内で修正されても
よい。
【図面の簡単な説明】
本発明は、添付図面とともに下記の詳細な説明で容易に理解される。したがっ
て、同じ参照番号は同じ構造要素を示す。
【図１】 従来技術のトランジスタを示す。
【図２】 トランジスタのためのゲート酸化物およびゲート酸化物スペーサの構成を示す
本発明の一実施例を示す。
【図３Ａ】 トランジスタを形成するために浅いハロー打ち込みを基板の中に形成する不純
物打ち込み工程を示す本発明の実施例である。
【図３Ｂ】 トランジスタを形成するために浅いハロー打ち込みを基板の中に形成する不純
物打ち込み工程を示す本発明の代替実施例である。
【図４】 本発明の一実施例によるトランジスタのゲートの周りにオフセットスペーサの
形成を示す。
【図５】 不純物打ち込み工程が深いハロー打ち込みを形成するように実行される場合の
本発明の実施例を示す。
【図６】 本発明の一実施例によるトランジスタの基板にソース／ドレイン拡張を形成す
る不純物打ち込み工程を示す。
【図７】 本発明の一実施例によるスペーサの形成を示す。
【図８】 本発明の一実施例によるトランジスタの深いソース／ドレインを形成する不純
物打ち込み工程を示す。
【図９】 トランジスタが速い熱アニーリング処理を受けた後の本発明の実施例を示す。
【図１０】 本発明の一実施例によるアニーリング工程後の不純物打ち込み工程中打ち込ま
れた不純物の濃度レベルを示す。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA21 AA39 AB03 BG09 BG12 BG14 BG20 BH15 BH21 BH34 BH35 BH49 BK02 BK08 BK10 BK13 BK14 BK15 BK21 CD01

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 第１の極性を有する基板にトランジスタソース／ドレイン領域を形成する方法
    であって、 前記第１の極性であり、かつ第１の濃度を有する浅いハロー領域を打ち込み、 前記第１の極性であり、かつ前記第１の濃度よりも低い第２の濃度を有する深
    いハロー領域を前記浅いハロー領域よりも深く基板の中に打ち込むことを特徴と
    するトランジスタソース／ドレイン領域を形成する方法。
  2. 【請求項２】 さらに、前記第１の極性と逆である第２の極性のソース−ドレイン拡張領域を
    前記浅いハロー領域の真上の前記基板の中に打ち込んで前記浅いハロー領域を、
    ショートチャネル効果の抑制を助長するよう形成することを特徴とする請求項１
    記載のトランジスタソース／ドレイン領域を形成する方法。
  3. 【請求項３】 さらに、前記深いハロー領域の深さにほぼ等しい深さまで、前記第１の極性と
    逆である前記第２の極性の極性の深いソース−ドレイン領域を前記基板に打ち込
    んで、前記深いハロー領域が、ゲート電圧電位によって制御できない深い漏れ電
    流を減らすように構成したことを特徴とする請求項２記載のトランジスタソース
    ／ドレイン領域を形成する方法。
  4. 【請求項４】 さらに、前記深いハロー領域の打ち込み前に第１のトランジスタスペーサを形
    成することを特徴とする請求項３記載のトランジスタソース／ドレイン領域を形
    成する方法。
  5. 【請求項５】 打ち込まれた浅いハロー領域の前記第１の濃度が、約１×１０１８原子／ｃｍ３ から約１×１０１９原子／ｃｍ３の範囲にあることを特徴とする請求項１記載
    のトランジスタソース／ドレイン領域を形成する方法。
  6. 【請求項６】 打ち込まれた深いハロー領域の前記第２の濃度が、約１×１０１８原子／ｃｍ３ から約５×１０１８原子／ｃｍ３の範囲にあることを特徴とする請求項１記載
    のトランジスタソース／ドレイン領域を形成する方法。
  7. 【請求項７】 約１×１０２０原子／ｃｍ３から約５×１０２０原子／ｃｍ３の範囲の打ち込
    み濃度となるように前記ソースドレイン拡張領域を打ち込むことを特徴とする請
    求項２記載のトランジスタソース／ドレイン領域を形成する方法。
  8. 【請求項８】 約１×１０２０原子／ｃｍ３から約５×１０２０原子／ｃｍ３の範囲の打ち込
    み濃度となるように前記ソース−ドレイン領域を打ち込むことを特徴とする請求
    項３記載のトランジスタソース／ドレイン領域を形成する方法。
  9. 【請求項９】 約１００ｎｍよりも短かいゲート長を有するトランジスタゲートの下に規定さ
    れるチャネルが前記ソース／ドレイン領域を分離することを特徴とする請求項３
    記載のトランジスタソース／ドレイン領域を形成する方法。
  10. 【請求項１０】 さらに、前記深いソース−ドレイン領域を前記基板に打ち込む前に第２のトラ
    ンジスタスペーサを前記第１のトランジスタスペーサの上に形成することを特徴
    とする請求項４記載のトランジスタソース／ドレイン領域を形成する方法。
  11. 【請求項１１】 第１の極性の基板の構造である基板を含み、前記基板が、 前記第１の極性の打ち込みであり、かつ前記基板内の第１の深さに規定される
    浅いハロー打ち込みと、 前記第１の極性の打ち込みであり、かつ前記浅いハロー打ち込みの前記第１の
    深さよりも深い第２の深さまで規定される深いハロー打ち込みとを含むことを特
    徴とするトランジスタ構造。
  12. 【請求項１２】 前記浅いハロー打ち込みが、前記基板および前記深いハロー打ち込みよりも高
    い不純物濃度を有し、かつ深いハロー打ち込みが、前記基板よりも高い不純物濃
    度を有することを特徴とする請求項１１記載のトランジスタ構造。
  13. 【請求項１３】 前記浅いハロー打ち込みが、ショートチャネル効果を抑制するのを助長するよ
    うに構成されることを特徴とする請求項１１記載のトランジスタ構造。
  14. 【請求項１４】 前記深いハロー打ち込みが漏れ電流を減少させるように構成されることを特徴
    とする請求項１１記載のトランジスタ構造。
  15. 【請求項１５】 さらに、前記浅いハロー打ち込みの上でありかつ前記浅いハロー打ち込みに隣
    接するように前記基板に規定された前記第１の極性とは逆である第２の深いソー
    ス−ドレインを含むことを特徴とする請求項１１記載のトランジスタ構造。
  16. 【請求項１６】 さらに、下方の前記深いハロー打ち込みまで前記基板に規定される前記第１の
    極性とは逆である第２の極性の深いソース−ドレインを含むことを特徴とする請
    求項１１記載のトランジスタ構造。
  17. 【請求項１７】 前記トランジスタ構造がゲート電極を含み、前記ゲート電極が、前記トランジ
    スタ構造のチャネル領域から前記深いハロー打ち込みを離間するために使用され
    るスペーサを有することを特徴とする請求項１１記載のトランジスタ構造。
  18. 【請求項１８】 前記浅いハロー打ち込みが、約１×１０１８原子／ｃｍ３から約１×１０１９ 原子／ｃｍ３の範囲にある濃度を有することを特徴とする請求項１１記載のトラ
    ンジスタ構造。
  19. 【請求項１９】 前記深いハロー打ち込みが、約１×１０１８原子／ｃｍ３から約５×１０１８ 原子／ｃｍ３の範囲にある濃度を有することを特徴とする請求項１１記載のトラ
    ンジスタ構造。
  20. 【請求項２０】 前記ゲート構造が、約１００ｎｍよりも短かいかあるいは約１００ｎｍに等し
    いゲート長を有することを特徴とする請求項１７記載のトランジスタ構造。
  21. 【請求項２１】 基板に複数のソース／ドレイン領域を有するトランジスタであって、各ソース
    ／ドレイン領域が、 拡張打ち込み領域と、 前記拡張打ち込み領域の下で規定された浅いハロー打ち込み領域と、 前記浅いハロー打ち込み領域の下で規定された深いハロー打ち込み領域と、 下方の前記深いハロー打ち込み領域まで規定された深い打ち込み領域とを含む
    ことを特徴とするトランジスタ。
  22. 【請求項２２】 前記基板が第１の極性の基板であり、かつ前記浅いハロー打ち込み領域および
    前記深いハロー打ち込み領域も第１の極性の打ち込み領域であることを特徴とす
    る請求項２１記載の基板にソース／ドレイン領域を有するトランジスタ。
  23. 【請求項２３】 前記拡張打ち込み領域および前記深い打ち込み領域が、各ソース／ドレイン領
    域を規定することを特徴とする請求項２２記載の基板にソース／ドレイン領域を
    有するトランジスタ。
  24. 【請求項２４】 前記浅いハロー打ち込み領域が、前記ソース／ドレイン領域において第１の深
    さにあることを特徴とする請求項２２記載の基板にソース／ドレイン領域を有す
    るトランジスタ。
  25. 【請求項２５】 前記深いハロー打ち込み領域が、前記ソース／ドレイン領域において前記第１
    の深さよりも浅い深さにあることを特徴とする請求項２４記載の基板にソース／
    ドレイン領域を有するトランジスタ。
  26. 【請求項２６】 前記拡張領域が前記第１の深さの上の深さにあることを特徴とする請求項２４
    記載の基板にソース／ドレイン領域を有するトランジスタ。
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