KR100423189B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 역 쇼트 채널 효과(reverse short channel effects)가 감소된 FET 및 그 제조 방법에 관한 것이다. 이온 농도가 FET의 소스와 드레인 아래에서 피크(peak)가 되도록 하는 강도와 도즈량으로 반도체 기판 전체에 게르마늄을 주입한다. 게르마늄은 게이트, 소스, 드레인을 형성하기 이전에 주입할 수 있으며 일반적인 FET에서 나타나는 역 쇼트 채널 효과를 감소시킨다. 일반적인 FET에서 발생하는 쇼트 채널 효과는 게르마늄 주입에 의해서는 나쁜 영향을 받지 않는다.

Description

반도체 디바이스 및 그 제조 방법{REDUCTION OF REVERSE SHORT CHANNEL EFFECTS}
본 발명은 전반적으로 반도체 디바이스에 관한 것으로서, 보다 상세하게는 반도체 디바이스에서 발생하는 역 쇼트 채널 효과(reverse short channel effect)에 관한 것이다.
반도체 집적 회로에서 피쳐 크기(feature size)를 감소시키는 경향으로 인해 0.05 미크론에 육박하는 채널 길이를 갖는 디바이스를 제조하기에 이르렀다. 그러나, 효과적인 채널 길이(effective channel length : Leff)가 감소함에 따라, 채널의 도전성이 역전되고 전도가 발생하는 게이트 전압 - 임계 전압 - 은 이론적으로 예견된 레벨 이상으로 증가하게 되었다. 도 1은 이러한 전압의 증가, 즉, 역 쇼트 채널 효과(reverse short channel effect : RSCE)를 도시하고 있는데, 이는 일반적으로 바람직하지 않은 효과이다. 도 1의 점선은 게이트 디바이스에서의 이상적인채널 도전성을 나타낸다.
소정의 지점에 이르면, 채널 길이가 감소함에 따라 임계 전압이 높아지는 경향이 역전되고 임계 전압이 급격히 떨어지게 된다. 이러한 임계 전압의 급격한 감소를 쇼트 채널 효과(short channel effect : SCE)라 지칭한다. 통상적으로, RSCE를 감소시키면 SCE가 악화되는 바람직하지 않은 부대 효과가 나타난다.
일반적으로, 소스 및 드레인의 에지에 임계 붕소(threshold boron)가 파일 업(pile-up)되거나 쇼트 채널을 갖는 FET 내의 채널 영역을 가로질러 붕소가 비균일하게 분포하게 되면 n형 금속 산화물 반도체 전계 효과 트랜지스터(n-type metal oxide semiconductor field effect transistors : NMOSFETs)에서 RSCE가 발생하는 것으로 알려져 있다. 채널 영역 내에 p형 이온을 보충 주입하여 채널 영역 내의 붕소의 파일 업 효과를 감소시킴으로써 RSCE를 방지해 왔다.
FET 내의 RSCE를 감소시키기 위한 다른 기법은 FET의 소스 및 드레인 영역에 게르마늄을 주입하는 것이다. 도 2는 NFET(10)의 단면도인데, 얕은 게르마늄 주입부(22)를 소스(18) 및 드레인(20) 영역 내에 구현하고 있다. p형 실리콘 기판(12)은 게이트 산화물(15) 위 측벽 스페이서(16) 사이에 위치한 게이트(14)를 포함하고 있다. 소스(18) 및 드레인(20) 확산부 각각은 RSCE를 방지하기 위해 형성된 얕은 게르마늄 주입부(22)를 구비하고 있다.
그러나, RSCE를 감소시키기 위해 사용하는 통상적인 기법은 부가적인 처리 단계를 필요로 하고 디바이스의 성능에 불필요한 부대 효과를 일으킬 수 있다. 이 기술 분야에서는 RSCE가 없는 반도체 디바이스를 제조하는 방법이 필요하다.
본 발명은 반도체 기판과, 상기 기판 내에 위치하는 제 1 확산 영역과, 상기 기판 내에 위치하는 제 2 확산 영역과, 상기 제 1 확산 영역과 상기 제 2 확산 영역 사이에 위치하는 채널 영역과, 상기 반도체 기판 상의 상기 채널 영역 위에 위치하고 상기 제 1 확산 영역 및 상기 제 2 확산 영역과 오버랩(overlap)되는 게이트 산화물과, 상기 게이트 산화물 상에 위치하는 게이트 전극과, 상기 기판 전체에 위치하는 중성 도펀트 확산 주입부(a neutral dopant diffusion implant) - 상기 중성 도펀트 확산 주입부는 상기 제 1 확산 영역 및 상기 제 2 확산 영역 아래에서 피크 농도를 가짐 - 를 포함하는 반도체 디바이스에 관한 것이다.
상기 디바이스를 제조하는 공정은 제 1 도전형(a first conductivity type)의 반도체 기판 상에 산화물층을 형성하는 단계와, 상기 기판에 중성 도펀트 이온을 블랭킷 주입하여 중성 도펀트 주입부(a neutral dopant implant)를 형성하는 단계와, 상기 산화물층 상에 게이트 전극을 형성하는 단계와, 상기 중성 도펀트 주입부의 농도가 피크가 되는 깊이보다 얕은 깊이로 소스 및 드레인 영역을 상기 기판에 주입하는 단계를 포함한다.
도 1은 역 쇼트 채널 효과(reverse short channel effect) 및 쇼트 채널 효과를 나타내는 그래프,
도 2는 소스 및 드레인 내의 통상적인 게르마늄 주입부를 도시하는 FET의 단면도,
도 3은 게르마늄 도핑 중 산화물층으로 피복된 웨이퍼의 단면도,
도 4는 도핑 후의 도 3의 웨이퍼의 단면도,
도 5는 게이트를 형성하고 소스 및 드레인을 도핑한 이후의 도 4의 웨이퍼의 단면도,
도 6은 FET의 일 실시예에서의 도펀트 농도 비교를 도시하는 그래프,
도 7은 산화물층 상에 이미 형성된 게이트 전극을 구비하면서 게르마늄 주입 중인 FET의 단면도,
도 8은 게르마늄을 주입하고도 FET에 대한 SCE가 결과적으로 열화되지 않고 RSCE가 감소한 것을 나타내는 그래프.
도면의 주요 부분에 대한 부호의 설명
12 : p형 실리콘 기판 14 : 게이트
16 : 측벽 스페이서 18 : 소스
20 : 드레인 22 : 게르마늄 주입부
23 : 산화물층 26 : 피크 농도 깊이
이제 첨부하는 도면을 참조하고 실시예를 이용하여 본 발명을 설명할 것인데, 이 도면은 예시적인 것으로서 본 발명을 제한하는 것이 아니며, 도면에 있어서 동일한 구성요소는 동일한 참조 부호로 표시된다.
상세한 설명에서 기술하는 반도체 디바이스는 소스 및 드레인 영역 아래에서 피크 농도를 갖도록 형성된, 게르마늄과 같은 중성 도펀트 주입부(a neutral dopant implant)를 구비하고 있다. 게르마늄 주입부는 소스, 드레인, 게이트를 형성하기 이전에 주입하는 것이 바람직하나, 소스, 드레인, 게이트를 형성한 이후에 주입할 수도 있다. 최종 디바이스는 FET로서, 역 쇼트 채널 효과가 발생하지 않고, 주입부는 쇼트 채널 효과의 열화를 야기하지 않는다. 명료하게 하기 위해 도면과 후속하는 상세한 설명은 본 발명을 NFET 실시예로써 개시하고 있지만, 당업자는 게이트 제어 확산 영역(gate controlled diffusion regions)을 갖는 다른 반도체 디바이스에도 본 발명을 적용할 수 있다는 것을 이해할 것이다. 이를테면, NFET의 경우에서의 도핑 극성을 반대로 함으로써 PFET을 형성할 수 있다.
이제, 도 3을 참조하면, NFET은 통상적인 방법을 이용하여 산화물층(23)을 증착하여 성장시킨 p형 실리콘 영역(12)을 구비하고 있다. p형 실리콘 영역(12)은 NFET에서 사용하는 도핑된 단결정 웨이퍼(a doped monocrystalline wafer) 또는 CMOS의 NFET 부분에서 사용하는 n형 실리콘의 이온 주입에 의해 형성되는 p형 실리콘 웰(a well of p-type silicon)일 수 있다. 일반적으로 대략 0.04 내지 0.06 미크론의 초기 두께를 갖도록 산화물층(23)을 형성하는데, 대략 0.05 미크론 두께인 것이 보다 바람직하다. p형 실리콘 영역(12)은 대략 1 ×1017내지 2 ×1018분자/㎤의 초기 농도를 갖는 붕소와 같은 p형 도펀트로 도핑할 수 있으며, 대략 3 ×1017분자/㎤ 농도인 것이 바람직하다.
후속 단계에서 주입할 소스 및 드레인 확산 주입부의 바닥 아래의 웨이퍼에서 피크 중성 도펀트 농도를 이루기에 충분한 에너지로 중성 도펀트 주입부를 주입하는 것이 바람직하다. 실리콘이나 게르마늄과 같은 임의의 중성 도펀트를 이용할 수 있지만, 게르마늄이 보다 바람직하다. 일 실시예에서, 대략 0.10 내지 0.50 미크론 깊이에서 피크를 이루도록 게르마늄을 주입하는데, 대략 0.15 내지 0.30 미크론 깊이가 바람직하며, 0.20 내지 0.25 미크론 깊이가 특히 바람직하다. 최종 피크 게르마늄 농도는 대략 1019/㎤ 내지 1021/㎤인 것이 바람직하며, 대략 1020/㎤ 농도가 특히 바람직하다. p형 실리콘 영역(12)의 표면에서의 게르마늄 농도는 대략 1017/㎤ 내지 1019/㎤인 것이 바람직하며, 대략 1018/㎤ 농도가 특히 바람직하다. 게르마늄 농도는 p형 실리콘 영역(12)과 피크 농도 부분 사이에서 어떠한 방식으로든 변화할 수 있으나, 대수적으로 변화하는 것이 바람직하다(예컨대, 도 6 참조). 올바른 깊이와 농도로 게르마늄 주입부를 형성하기 위해서는, 예를 들어, 대략 1013내지 1016/㎠에서 대략 230 내지 270 keV로 게르마늄 이온을 주입할 수 있는데, 대략 1014내지 1015/㎠에서 대략 245 내지 255 keV로 주입하는 것이 바람직하다.
도 4는 게르마늄을 주입한 이후의 NFET의 단면을 도시하고 있다. 거리 x는 전술한 바와 같이 p형 실리콘 영역의 표면으로부터 게르마늄 주입부의 피크 농도 부분까지의 거리이다. 점선(26)은 게르마늄 주입부 피크 농도 부분의 깊이를 나타낸다. 게르마늄 농도는 피크 농도 부분의 깊이(26)로부터 양방향으로 감소한다.거리 x는 NFET의 소스, 드레인, 채널 영역 내에서의 게르마늄 농도가 적절하게 되는 임의의 값일 수 있지만, 전술한 값을 갖는 것이 바람직하다.
이제, 도 5를 참조하면, 게이트를 형성하고 소스 및 드레인을 도핑한 이후의 NFET을 도시하고 있다. 주지의 기법을 사용하여 게이트를 형성하는데, 게이트(14)는 폴리실리콘 게이트일 수 있다. 게이트를 형성하기 이전에, 산화물층(23)을 패터닝하고 에칭하여 대략 4 내지 11 ㎚ 두께의 게이트 산화물을 형성한다. 이어서, 폴리실리콘층을 형성하고, 패터닝하고, 에칭하여, 대략 100 내지 200 ㎚ 두께의 폴리실리콘 게이트(14)를 형성한다.
게이트(14)를 형성하고 나면, 소스(18) 및 드레인(20) 확산 영역을 도핑할 수 있다. n형 불순물로 소스(18) 및 드레인(20)을 이온 주입하면 이온 농도는 대략 1019내지 1021이 되는데, 대략 1020의 농도가 바람직하다. 소스(18) 및 드레인(20) 영역은 0.15 미크론 미만 깊이로 주입하는 것이 바람직한데, 대략 0.10 미크론 미만 깊이인 것이 특히 바람직하다. 소스(18) 및 드레인(20) 내에 제 2 주입부(도시하지 않음)를 형성하기 위해서, 산화물이나 질화물을 포함하는 측벽 스페이서(16)를 게이트(14) 측면에 형성할 수도 있다.
이 단계에서는, 소스(18), 드레인(20), 소스(18)와 드레인(20) 사이의 채널에서 게르마늄 주입부를 확산시킨다. 도펀트를 활성화시키고 실리콘 기판의 결정 구조를 복원하기 위해 어닐링을 수행한다. 어닐링은 600 내지 1200 ℃에서 수행할 수 있다. 어닐링 이후, 통상적인 금속화 및 패시베이션 기법을 이용하여 NFET 제조를 완료한다.
도 6은 NFET의 다양한 영역에 대한 이온 농도를 도시하고 있다. 전술하고 도 6에 도시한 바와 같이, 웨이퍼 내의 소스 및 드레인보다 깊은 곳에서 피크 게르마늄 주입 농도 부분이 형성되는 것이 바람직하다. 전술한 NFET에서, 소스 및 드레인 주입부는 n형 이온이고, 웨이퍼 이온은 p형 이온이다. 도 6에 도시하고 전술한 농도와 깊이는 예시적인 것이며, 당업자는 본 발명의 범주 내에서 도핑 농도와 주입 깊이를 달리할 수도 있다는 것을 이해할 것이다.
NFET 제조 공정 중 소스 및 드레인을 제조하기 이전의 어떠한 단계에서도 게르마늄을 주입할 수 있다는 것이 중요하다. 이를테면, 게르마늄은 산화물층(23)을 형성하기 이전에 주입할 수도 있고 게이트 전극(14)을 형성한 이후에 주입할 수도 있다. 도 7은 게이트(14)를 이미 형성한 이후에 게르마늄 주입 단계를 수행하는 것을 도시하고 있다. 도 7에 도시한 바와 같이, 채널 영역 내의 게이트(14) 아래에 게르마늄을 효과적으로 주입하기 위해서는, 게르마늄 이온을 소정의 각도로 주입해야 한다. 주입 에너지와 도즈량은 주입 각도를 보상하도록 조절한다. 또한, 게르마늄 주입부는 소스(18) 및 드레인(20)을 형성한 이후, 측벽 스페이서(16)를 형성하기 이전 또는 이후에, 도 7에 도시한 주입 기법을 이용하여 주입할 수 있다.
p형 기판 내에 게르마늄을 블랭킷 주입(blanket implant)하면 붕소 파일 업 및 채널 불일치(channel inconsistency)가 일어나, 디바이스 기법에 따라 적어도 15 % 이상의 RSCE의 감소를 초래할 수 있다. 도 8은 게르마늄을 주입하지 않은 통상적인 NFET과 게르마늄을 주입한 본 발명의 NFET의 쇼트 채널 임계 전압을 비교하는 그래프이다. 게르마늄을 주입한 NFET은 점선으로 표시되어 있다. 게르마늄이 주입된 NFET은 역 쇼트 채널 효과가 감소하여 이상적인 수준에 근접하고 있다. 그러나, 게르마늄을 주입하여도 쇼트 채널 효과는 악화되지 않는다.
전술한 NFET은 쇼트 채널 효과 또는 NFET 디바이스의 기타 중요한 특징을 열화시키지 않고도 역 쇼트 채널 효과를 상당히 감소시키는 장점을 갖는다. 게르마늄을 주입하는 하나의 단계만으로 표준 NFET 및 CMOS 내의 게르마늄 주입부를 용이하게 구현할 수 있다.
본 발명을 바람직한 실시예에 대하여 설명하고 도시하였지만, 본 발명의 사상과 범주를 벗어나지 않는 범위 내에서 다양한 수정과 치환을 할 수 있다. 따라서, 본 발명은 예로써 설명되었고 상세한 설명에 개시된 설명과 실시예는 청구범위를 제한하는 것이 아님을 이해해야 한다.
본 발명에 의하면, 쇼트 채널 효과 또는 NFET 디바이스의 기타 중요한 특징을 열화시키지 않고도 역 쇼트 채널 효과를 상당히 감소시킬 수 있다.

Claims (41)

  1. 반도체 기판 상에 형성된 게이트와 상기 반도체 기판 내에 형성된 확산 영역을 구비하는 반도체 디바이스 제조 공정에 있어서,
    상기 게이트의 형성 전에, 상기 확산 영역의 깊이보다 깊은 깊이로 중성 도펀트(a neutral dopant)를 주입하기에 충분한 에너지 도즈량(energy dose)으로 상기 중성 도펀트를 상기 반도체 기판에 블랭킷 주입(blanket implant)하는 단계를 포함하되,
    상기 중성 도펀트는 대략 0.15 내지 0.50 미크론의 깊이에서 피크농도를 형성하도록 더 주입되는
    반도체 디바이스 제조 공정.
  2. 제 1 항에 있어서,
    상기 중성 도펀트는 게르마늄(germanium)이고,
    상기 주입 단계는 상기 확산 영역을 형성하기 이전에 상기 게르마늄을 주입하는 단계를 포함하는
    반도체 디바이스 제조 공정.
  3. 제 1 항에 있어서,
    상기 반도체 디바이스는 NFET 디바이스를 포함하는
    반도체 디바이스 제조 공정.
  4. 제 1 항에 있어서,
    상기 중성 도펀트는 게르마늄이고,
    상기 주입 단계는 상기 공정 중의 가열 단계 동안 상기 확산 영역 내의 도펀트에 비해 상기 반도체 기판 내의 상기 확산 영역 사이에서의 도펀트가 과확산(over-diffusion)되는 것을 방지하기에 충분한 도즈량(dose)으로 상기 게르마늄을 주입하는 단계를 포함하는
    반도체 디바이스 제조 공정.
  5. 제 1 항에 있어서,
    상기 중성 도펀트는 게르마늄이고,
    상기 반도체 디바이스는 FET인
    반도체 디바이스 제조 공정.
  6. 제 1 항에 있어서,
    상기 중성 도펀트는 게르마늄이고,
    상기 확산 영역은 소스 및 드레인 확산 영역인
    반도체 디바이스 제조 공정.
  7. 제 1 항에 있어서,
    상기 게이트는 폴리실리콘인 반도체 디바이스 제조 공정.
  8. 제 1 항에 있어서,
    상기 중성 도펀트는 게르마늄이고,
    상기 반도체 기판은 실리콘인
    반도체 디바이스 제조 공정.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 중성 도펀트는 게르마늄이고,
    대략 0.15 내지 0.30 미크론 깊이에서 상기 피크 농도를 이루도록 상기 게르마늄을 상기 반도체 기판에 주입하는 반도체 디바이스 제조 공정.
  11. 제 1 항에 있어서,
    상기 중성 도펀트는 게르마늄이고,
    대략 0.20 내지 0.25 미크론 깊이에서 상기 피크 농도를 이루도록 상기 게르마늄을 상기 반도체 기판에 주입하는 반도체 디바이스 제조 공정.
  12. 제 1 항에 있어서,
    상기 중성 도펀트는 게르마늄이고,
    대략 1019내지 1021게르마늄 이온/㎤의 상기 피크 농도를 갖도록 상기 게르마늄을 주입하는
    반도체 디바이스 제조 공정.
  13. 제 1 항에 있어서,
    상기 중성 도펀트는 게르마늄이고,
    대략 1020게르마늄 이온/㎤의 상기 피크 농도를 갖도록 상기 게르마늄을 주입하는
    반도체 디바이스 제조 공정.
  14. 삭제
  15. 제 1 항에 있어서,
    상기 중성 도펀트는 게르마늄이고,
    상기 주입은 상기 확산 영역을 형성한 이후에 수행하는
    반도체 디바이스 제조 공정.
  16. 제 1 항에 있어서,
    상기 중성 도펀트는 실리콘인 반도체 디바이스 제조 공정.
  17. 반도체 기판과,
    상기 기판 내에 위치하는 제 1 확산 영역과,
    상기 기판 내에 위치하는 제 2 확산 영역과,
    상기 제 1 확산 영역과 상기 제 2 확산 영역 사이에 위치하는 채널 영역과,
    상기 반도체 기판 상의 상기 채널 영역 위에 위치하고 상기 제 1 확산 영역 및 상기 제 2 확산 영역과 오버랩(overlap)되는 게이트 산화물과,
    상기 게이트 산화물 상에 위치하는 게이트 전극과,
    상기 기판 전체에 위치하는 중성 도펀트 확산 주입부(a neutral dopant diffusion implant) - 상기 중성 도펀트 확산 주입부는 상기 제 1 확산 영역 및 상기 제 2 확산 영역 아래에서 피크 농도를 가짐 -를 포함하되,
    상기 중성 도펀트 확산 주입부는 대략 0.15 내지 0.50 미크론의 깊이에서 피크 농도를 가지는
    반도체 디바이스.
  18. 제 17 항에 있어서,
    상기 중성 도펀트 확산 주입부는 게르마늄이고,
    상기 반도체 디바이스는 FET인
    반도체 디바이스.
  19. 제 17 항에 있어서,
    상기 중성 도펀트 확산 주입부는 게르마늄이고,
    상기 제 1 확산 영역 및 상기 제 2 확산 영역은 소스 및 드레인 확산 영역인
    반도체 디바이스.
  20. 제 17 항에 있어서,
    상기 중성 도펀트 확산 주입부는 게르마늄이고,
    상기 게이트는 폴리실리콘인
    반도체 디바이스.
  21. 제 17 항에 있어서,
    상기 중성 도펀트 확산 주입부는 게르마늄이고,
    상기 반도체 기판은 실리콘인
    반도체 디바이스.
  22. 삭제
  23. 제 17 항에 있어서,
    상기 중성 도펀트 확산 주입부는 게르마늄이고,
    상기 게르마늄 확산 주입부는 대략 0.15 내지 0.30 미크론 깊이에서 피크 농도를 갖는 반도체 디바이스.
  24. 제 17 항에 있어서,
    상기 중성 도펀트 확산 주입부는 게르마늄이고,
    상기 게르마늄 확산 주입부는 대략 0.20 내지 0.25 미크론 깊이에서 피크 농도를 갖는 반도체 디바이스.
  25. 제 17 항에 있어서,
    상기 중성 도펀트 확산 주입부는 게르마늄이고,
    상기 게르마늄 확산 주입부는 대략 1019내지 1021게르마늄 이온/㎤의 피크 농도를 갖는
    반도체 디바이스.
  26. 제 17 항에 있어서,
    상기 중성 도펀트 확산 주입부는 게르마늄이고,
    상기 게르마늄 확산 주입부는 대략 1020게르마늄 이온/㎤의 피크 농도를 갖는 반도체 디바이스.
  27. 제 17 항에 있어서,
    상기 중성 도펀트 확산 주입부는 게르마늄이고,
    상기 게이트 산화물은 대략 4 내지 11 ㎚의 두께를 갖는
    반도체 디바이스.
  28. 제 17 항에 있어서,
    상기 중성 도펀트 확산 주입부는 게르마늄이고,
    상기 게이트는 대략 100 내지 200 ㎚의 두께를 갖는
    반도체 디바이스.
  29. 제 17 항에 있어서,
    상기 중성 도펀트 확산 주입부는 실리콘인 반도체 디바이스.
  30. 제 1 도전형(a first conductivity type)의 반도체 기판 상에 산화물층을 형성하는 단계와,
    상기 기판에 중성 도펀트 이온을 블랭킷 주입하여 중성 도펀트 주입부(a neutral dopant implant)를 형성하는 단계와,
    상기 기판에 중성 도펀트 이온을 블랭킷 주입하는 단계에 뒤이어, 상기 산화물층 상에 게이트 전극을 형성하는 단계와,
    상기 중성 도펀트 주입부의 농도가 피크가 되는 깊이보다 얕은 깊이로 소스 및 드레인 영역을 상기 기판에 주입하는 단계를 포함하되,
    상기 중성 도펀트는 대략 0.15 내지 0.50 미크론의 깊이에서 상기 피크 농도를 형성하도록 더 주입되는
    FET 제조 공정.
  31. 제 30 항에 있어서,
    상기 중성 도펀트 이온은 게르마늄이고,
    상기 블랭킷 주입 단계는 공정 중의 가열 단계 동안 상기 소스 및 상기 드레인 영역 내의 도펀트에 비해 상기 소스 및 드레인 영역 사이의 상기 반도체 기판 내에서 도펀트가 과확산(over-diffusion)되는 것을 방지하기에 충분한 도즈량으로 상기 게르마늄을 주입하는 단계를 포함하는
    FET 제조 공정.
  32. 제 30 항에 있어서,
    상기 중성 도펀트 이온은 게르마늄이고,
    상기 게이트는 폴리실리콘인
    FET 제조 공정.
  33. 제 30 항에 있어서,
    상기 중성 도펀트 이온은 게르마늄이고,
    상기 반도체 기판은 실리콘인
    FET 제조 공정.
  34. 삭제
  35. 제 30 항에 있어서,
    상기 중성 도펀트 이온은 게르마늄이고,
    대략 0.15 내지 0.30 미크론 깊이에서 상기 피크 농도를 이루도록 상기 게르마늄을 상기 반도체 기판에 주입하는
    FET 제조 공정.
  36. 제 30 항에 있어서,
    상기 중성 도펀트 이온은 게르마늄이고,
    대략 0.20 내지 0.25 미크론 깊이에서 상기 피크 농도를 이루도록 상기 게르마늄을 상기 반도체 기판에 주입하는 FET 제조 공정.
  37. 제 30 항에 있어서,
    상기 중성 도펀트 이온은 게르마늄이고,
    대략 1019내지 1021게르마늄 이온/㎤의 피크 농도를 갖도록 상기 게르마늄을 주입하는
    FET 제조 공정.
  38. 제 30 항에 있어서,
    상기 중성 도펀트 이온은 게르마늄이고,
    대략 1020게르마늄 이온/㎤의 피크 농도를 갖도록 상기 게르마늄을 주입하는
    FET 제조 공정.
  39. 제 30 항에 있어서,
    상기 FET는 NFET 디바이스를 포함하는
    FET 제조 공정.
  40. 제 30 항에 있어서,
    상기 중성 도펀트 이온은 게르마늄이고,
    상기 블랭킷 주입은 상기 확산 영역을 형성한 이후에 수행하는
    FET 제조 공정.
  41. 제 30 항에 있어서,
    상기 중성 도펀트 이온은 실리콘인 FET 제조 공정.
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