CN110911282A - N沟道半导体元器件的制造方法及n沟道半导体元器件 - Google Patents
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Abstract
本发明涉及一种N沟道半导体元器件的制造方法，形成栅极结构之后，通过在P阱表面表面注入中性杂质，然后再进行P阱表面注入第一N型杂质，因此上述制造方法可以与目前CMOS生产工艺的主流注入工艺兼容，制造方法简单且容易实现。并且根据上述制造方法在N沟道半导体元器件中掺杂中性杂质，不影响N沟道半导体元器件的器件结构，对该N沟道半导体元器件的电参数(例如开启电压和饱和电流)影响很小，但是却可以有效抑制N沟道半导体元器件的热载流子注入效应，保证了N沟道半导体元器件的性能，提高N沟道半导体元器件的使用寿命。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种N沟道半导体元器件的制造方法及N沟道半导体元器件。
背景技术
N沟道半导体元器件的热载流子注入(Hot Carrier Inject，HCI)效应造成器件寿命缩短是CMOS(Complementary Metal Oxide Semiconductor)制造过程中一直以来难以解决的难题。N沟道半导体元器件的热载流子注入(Hot Carrier Inject，HCI)效应的产生主要是器件沟道方向的横向电场对流过沟道的热载流子进行加速，同时热载流子在栅极电压形成的纵向电场作用下，一般在电场强度最强区域(一般是沟道区靠近漏极的地方)发生雪崩倍增效应，形成大量的电子空穴对。由于栅极电压的作用，高能电子会突破硅-二氧化硅界面，并进入栅氧化层中，形成栅氧化层陷阱电荷和界面态缺陷，导致栅氧化层缺陷累积失效，造成导致N沟道半导体元器件的性能下降，影响N沟道半导体元器件的使用寿命。
发明内容
基于此，有必要提供一种能有效抑制N沟道半导体元器件的热载流子注入效应，进而提高N沟道半导体元器件的使用寿命的N沟道半导体元器件的制造方法。
一种N沟道半导体元器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成P阱；
在所述P阱上形成栅极结构，所述栅极结构包括栅氧化层和设置在所述栅氧化层上的多晶硅栅；
在所述P阱表面掺杂中性杂质，所述中性杂质为不带极性的杂质；
在所述P阱表面以第一剂量掺杂第一N型杂质，以在所述P阱内形成第一N型源区和第一N型漏区；
在所述栅极结构周围形成侧墙；
在所述P阱表面以第二剂量掺杂第二N型杂质，以在所述P阱内形成第二N型源区和第二N型漏区；所述第二剂量大于所述第一剂量。\
在其中一个实施例中，所述中性杂质包括惰性元素、碳及硅中的一种或多种。
在其中一个实施例中，所述惰性元素包括氩。
在其中一个实施例中，所述氩的注入能量为20×(1±50％)Kev，所述氩的注入剂量为1×1014×(1±50％)离子数/cm2。
在其中一个实施例中，所述在P阱表面掺杂中性杂质的步骤，包括：在所述P阱表面注入中性杂质。
在其中一个实施例中，所述在所述P阱表面注入中性杂质的步骤是采用倾斜注入的方式进行注入。
在其中一个实施例中，所述倾斜注入偏离垂直方向的角度范围为0°至30°。
另一方面，本发明还提供一种N沟道半导体元器件，包括：
半导体衬底；
P阱，设于所述半导体衬底上；
栅极结构，设于所述P阱上，所述栅极结构包括栅氧化层和设于所述栅氧化层上的多晶硅栅；
侧墙，设于所述栅极结构周围，所述侧墙包括第一侧墙和第二侧墙；
第一N型源区，设于所述P阱内且被所述第一侧墙覆盖的区域，所述第一N型源区掺杂有中性杂质，所述中性杂质为不带极性的杂质；
第二N型源区，设于所述P阱内且未被所述第一侧墙覆盖的区域，与所述第一N型源区相邻，所述第二N型源区掺杂有所述中性杂质；
第一N型漏区，设于所述P阱内且被所述第二侧墙覆盖的区域，所述第一N型漏区掺杂有所述中性杂质；
第二N型漏区，设于所述P阱内未被所述第二侧墙覆盖的区域，与所述第二N型漏区相邻，所述第二N型漏区掺杂有所述中性杂质；
所述第二N型源区和所述第二N型漏区的N型杂质的掺杂浓度都高于所述第一N型源区和所述第一N型漏区的N型杂质的掺杂浓度。
在其中一个实施例中，所述中性杂质包括氩、碳及硅中的一种或多种。
在其中一个实施例中，所述N沟道半导体元器件的工作电压为5V或3.3V，所述N沟道半导体元器件包括N沟道金属半导体氧化物场效应管。
上述N沟道半导体元器件的制造方法，形成栅极结构之后，通过在P阱表面掺杂中性杂质，然后在P阱表面掺杂第一N型杂质，因此上述制造方法可以与目前CMOS生产工艺的主流工艺兼容，制造方法简单且容易实现。并且根据上述制造方法在N沟道半导体元器件中掺杂中性杂质，不影响N沟道半导体元器件的器件结构，对该N沟道半导体元器件的电参数(例如开启电压和饱和电流)影响很小，但是却可以有效抑制N沟道半导体元器件的热载流子注入效应，保证了N沟道半导体元器件的性能，提高N沟道半导体元器件的使用寿命。
附图说明
图1是一实施例中N沟道半导体元器件的制造方法的流程图；
图2为一实施例中N沟道半导体元器件的制造方法的工序示意图；
图3为一实施例中N沟道半导体元器件的制造方法的工序示意图；
图4为一实施例中N沟道半导体元器件的制造方法的工序示意图；
图5为一实施例中N沟道半导体元器件的制造方法的工序示意图；
图6为一实施例中N沟道半导体元器件的制造方法的工序示意图；
图7为一实施例中N沟道半导体元器件的制造方法的工序示意图；
图8为一实施例中N沟道半导体元器件的制造方法的工序示意图，也为N沟道半导体元器件的器件成品结构示意图。
具体实施方式
图1是一实施例中N沟道半导体元器件的制造方法的流程图。
在本实施例中，该N沟道半导体元器件的制造方法包括：
S101，提供半导体衬底。
参见图2，提供半导体衬底10。衬底10的材料一般是硅。
S102，在半导体衬底上形成P阱。
参见图3，在半导体衬底10上形成P阱20。
S103，在P阱上形成栅极结构。
参见图4，在步骤S102形成的P阱20上形成栅极结构30。栅极结构30包括栅氧化层31和设置在栅氧化层31上的多晶硅栅32。
S104，在P阱表面掺杂中性杂质。
参见图5，在P阱20表面掺杂中性杂质，中性杂质为不带极性的杂质。元素周期表里面的第五(V)族元素(例如磷、砷、锑、铋等)和第三(Ⅲ)族元素(例如硼或铟)都是极性元素。此步骤中，通过注入三族或五族极性元素改变器件的电学性能是业内常规做法，这是由于三族或五族极性元素的固有特性所导致的。利用第五族极性元素杂质进行掺杂，可得到额外的自由电子的数目；利用第三族极性元素杂质进行掺杂，可得到额外的空穴的数目。但是，利用这些极性元素杂质进行掺杂，都会影响衬底10的掺杂浓度，进而对最终形成的N沟道半导体元器件的电参数产生影响，可能会改变开启电压和饱和电流、恶化短沟道效应，甚至有可能降低击穿电压。此步骤掺杂中性杂质后，由于中性杂质不带极性，不会和衬底10里面的硅形成共价键，因此也不会影响衬底10的掺杂浓度，也就不会造成N沟道半导体元器件的电参数改变。然而却可以有效抑制N沟道半导体元器件的热载流子注入效应，保证了N沟道半导体元器件的性能，提高N沟道半导体元器件的使用寿命。在一个实施例中，在P阱20表面和栅极结构30表面都掺杂中性杂质。
S105，在P阱表面以第一剂量掺杂第一N型杂质。
参见图6，在P阱20表面以第一剂量掺杂第一N型杂质，以在P阱20内形成第一N型源区40和第一N型漏区50，可以采用较低的掺杂浓度进行掺杂。一般利用轻掺杂漏工艺(Lightly Doped Drain，LDD)来形成轻掺杂N型源区(即第一N型源区40)和轻掺杂N型漏区(即第一N型漏区50)。在一个实施例中，在P阱20表面和栅极结构30表面掺杂第一N型杂质。
S106，在栅极结构周围形成侧墙。
参见图7，在栅极结构30周围形成侧墙60。
在栅极结构30的两侧形成侧墙60，设于第一N型源区40上的侧墙60可以阻挡步骤S107中的第二N型杂质进入侧墙60正下方的第一N型源区40的区域，设于第一N型漏区50上的侧墙60可以阻挡步骤S107中的第二N型杂质进入侧墙60正下方的第一N型漏区50的区域。
S107，在P阱表面以第二剂量掺杂第二N型杂质。
参见图8，在P阱20表面以第二剂量掺杂第二N型杂质，以在P阱20内形成第二N型源区45和第二N型漏区55，第二剂量大于步骤S105中的第一剂量。该步骤中形成的第二N型源区45相对于步骤S105中形成的第一N型源区40来说，属于重掺杂N型源区(即第二N型源区45的掺杂浓度高于第一N型源区40的掺杂浓度)，并且在P阱20内形成的结深比第一N型源区40形成的结深大。该步骤中形成的第二N型漏区55相对于步骤S105中形成的第一N型漏区50来说，属于重掺杂N型漏区(即第二N型漏区55的掺杂浓度高于第一N型漏区50的掺杂浓度)，并且在P阱20内形成的结深比第一N型源区40形成的结深大。
请继续参见图8，此步骤S107形成的N沟道半导体元器件也是N沟道半导体元器件的器件成品结构示意图。该N沟道半导体元器件包括：半导体衬底10、P阱20、栅极结构30、侧墙60、第一N型源区40、第二N型源区45、第一N型漏区50及第二N型漏区55。
P阱20设于半导体衬底10上。栅极结构30设于P阱20上，栅极结构30包括栅氧化层31和设于栅氧化层31上的多晶硅栅32。
侧墙60设于栅极结构30周围，侧墙60包括第一侧墙和第二侧墙，侧墙60靠近第一N型源区40的一侧为第一侧墙，侧墙60的另一侧为第二侧墙(即靠近第一N型漏区50的一侧为第二侧墙)。
第一N型源区40设于P阱20内且被第一侧墙覆盖的区域，第一N型源区40掺杂有中性杂质，中性杂质为不带极性的杂质。
第二N型源区45设于P阱20内且未被第一侧墙覆盖的区域，与第一N型源区40相邻，第二N型源区45掺杂有中性杂质。
第一N型漏区50设于P阱20内且被第二侧墙覆盖的区域，第一N型漏区50掺杂有中性杂质。
第二N型漏区55设于P阱20内未被第二侧墙覆盖的区域，与第一N型漏区50相邻，第二N型漏区55掺杂有中性杂质；
第二N型源区45和第二N型漏区55的N型杂质的掺杂浓度都高于第一N型源区40和所述第一N型漏区50的N型杂质的掺杂浓度。
上述N沟道半导体元器件的制造方法，形成栅极结构30之后，通过在P阱20表面掺杂中性杂质(P阱20表面掺杂的中性杂质在图5、图6、图7、图8中均未示出)，然后在P阱20表面掺杂第一N型杂质，因此上述制造方法可以与目前CMOS生产工艺的主流工艺兼容，制造方法简单且容易实现。并且根据上述制造方法在N沟道半导体元器件中掺杂中性杂质，不影响N沟道半导体元器件的器件结构，对该N沟道半导体元器件的电参数(例如开启电压和饱和电流)影响很小。注入中性杂质可以影响器件沟道表面在漏区(包括第一N型漏区50和第二N型漏区55)靠近栅氧化层31附近电场强度最强区域的高能电子(即热载流子)散射，改变漏区表面(特别是靠近栅氧化层31附近)的晶格状态，减轻器件沟道电场强度最强区域的热载流子活化能，降低热载流子碰撞电离效率，进而降低热载流子对栅氧化层31的注入效率，减轻栅氧化层31的累积失效，从而有效抑制N沟道半导体元器件的热载流子注入效应，保证了N沟道半导体元器件的性能，提高N沟道半导体元器件的使用寿命。
在一个实施例中，N沟道半导体元器件包括N沟道金属半导体氧化物场效应管(NMOSFET)。在另一个实施例中，可以是一个芯片(Die)上集成有两种以上的元器件，例如同时集成有NMOS和PMOS。
在一个实施例中，通过上述N沟道半导体元器件的制造方法制造出的N沟道金属半导体氧化物场效应管(NMOS)和传统制造方法(即没有步骤S104)制造出的N沟道金属半导体氧化物场效应管(NMOS)的部分电参数对比如下表1所示：
其中，按照JEDC标准，CMOS器件工作10年HCI寿命要求为0.2年，工作20年HCI寿命要求为0.4年。
表1中示出了利用上述N沟道半导体元器件的制造方法制造出的NMOS和利用传统制造方法制造的NMOS的部分电参数的对比。由表1中可看出，利用本发明中的制造方法制造出的NMOS的开启电压、饱和电流和击穿电压相对于传统制造方法制造的NMOS几乎相同，但是HCI寿命(与HCI效应相对应的器件的寿命)却有很大的提升。也就是说本发明中的制造方法制造出的NMOS的电参数和传统制造方法制造的NMOS几乎相同(电参数决定了NMOS器件的性能)，但是HCI寿命却有很大的提升，因此，利用本发明中的制造方法制造出的NMOS在保证NMOS性能的前提下，可以有效提高NMOS的使用寿命。
在一个实施例中，中性杂质包括惰性元素、碳及硅中的一种或多种。
在一个实施例中，惰性元素包括氩。常规生产中注入的大原子半径的极性元素(例如砷、铟)，材料昂贵且具备放射性，这些极性元素的成产、采购、运输及保存成本都比较昂贵。中性杂质(例如氩元素)成本低廉，并且容易获得，非常安全可控。其中，氩元素的原子半径大，对于抑制热载流子碰撞电离(即雪崩倍增效应)非常明显。
在一个实施例中，在注入中性杂质的过程中，氩的注入能量为20×(1±50％)Kev，氩的注入剂量为1×1014×(1±50％)离子数/cm2。
在一个实施例中，在P阱表面掺杂中性杂质的步骤，包括：在P阱表面注入中性杂质。
在一个实施例中，在P阱20表面注入中性杂质的步骤是采用倾斜注入的方式进行注入。在其中一个实施例中，倾斜注入偏离垂直方向的角度范围为0°至30°。
请结合图4，在一个实施例中，在P阱上形成栅极结构的步骤，包括：
在P阱20上形成绝缘介质层；
在绝缘介质层上形成多晶硅层；
刻蚀多晶硅层和绝缘介质层形成栅氧化层31和多晶硅栅32。
绝缘介质层是硅的氧化物，起到隔离绝缘的作用，例如二氧化硅。
在一个实施例中，N沟道半导体元器件的工作电压为5V或3.3V。
在一个实施例中，侧墙60为硅的氧化物或氮的氧化物，起到隔离绝缘的作用，可以阻挡步骤S107中注入的第二N型杂质进入侧墙60正下方的沟道区。
在一个实施例中，半导体衬底10为P型衬底。
在一个实施例中，第一N型杂质包括磷、砷、锑及铋中的一种或多种。
在一个实施例中，第二N型杂质包括磷、砷、锑及铋中的一种或多种。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种N沟道半导体元器件的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成P阱；
在所述P阱上形成栅极结构，所述栅极结构包括栅氧化层和设置在所述栅氧化层上的多晶硅栅；
在所述P阱表面掺杂中性杂质，所述中性杂质为不带极性的杂质；
在所述P阱表面以第一剂量掺杂第一N型杂质，以在所述P阱内形成第一N型源区和第一N型漏区；
在所述栅极结构周围形成侧墙；
在所述P阱表面以第二剂量掺杂第二N型杂质，以在所述P阱内形成第二N型源区和第二N型漏区；所述第二剂量大于所述第一剂量。
2.根据权利要求1所述的N沟道半导体元器件的制造方法，其特征在于，所述中性杂质包括惰性元素、碳及硅中的一种或多种。
3.根据权利要求2所述的N沟道半导体元器件的制造方法，其特征在于，所述惰性元素为氩。
4.根据权利要求3所述的N沟道半导体元器件的制造方法，其特征在于，所述氩的注入能量为20×(1±50％)Kev，所述氩的注入剂量为1×1014×(1±50％)离子数/cm2。
5.根据权利要求1所述的N沟道半导体元器件的制造方法，其特征在于，所述在所述P阱表面掺杂中性杂质的步骤，包括：
在所述P阱表面注入中性杂质。
6.根据权利要求5所述的N沟道半导体元器件的制造方法，其特征在于，所述在所述P阱表面注入中性杂质的步骤是采用倾斜注入的方式进行注入。
7.根据权利要求6所述的N沟道半导体元器件的制造方法，其特征在于，所述倾斜注入偏离垂直方向的角度范围为0°至30°。
8.一种N沟道半导体元器件，其特征在于，包括：
半导体衬底；
P阱，设于所述半导体衬底上；
栅极结构，设于所述P阱上，所述栅极结构包括栅氧化层和设于所述栅氧化层上的多晶硅栅；
侧墙，设于所述栅极结构周围，所述侧墙包括第一侧墙和第二侧墙；
第一N型源区，设于所述P阱内且被所述第一侧墙覆盖的区域，所述第一N型源区掺杂有中性杂质，所述中性杂质为不带极性的杂质；
第二N型源区，设于所述P阱内且未被所述第一侧墙覆盖的区域，与所述第一N型源区相邻，所述第二N型源区掺杂有所述中性杂质；
第一N型漏区，设于所述P阱内且被所述第二侧墙覆盖的区域，所述第一N型漏区掺杂有所述中性杂质；
第二N型漏区，设于所述P阱内未被所述第二侧墙覆盖的区域，与所述第一N型漏区相邻，所述第二N型漏区掺杂有所述中性杂质；
所述第二N型源区和所述第二N型漏区的N型杂质的掺杂浓度都高于所述第一N型源区和所述第一N型漏区的N型杂质的掺杂浓度。
9.根据权利要求1所述的N沟道半导体元器件，其特征在于，所述中性杂质包括氩、碳及硅中的一种或多种。
10.根据权利要求1所述的N沟道半导体元器件，其特征在于，所述N沟道半导体元器件的工作电压为5V或3.3V，所述N沟道半导体元器件包括N沟道金属半导体氧化物场效应管。
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