JPH10173071A - ディープ・サブミクロンｃｍｏｓデバイスにおいて逆短チャネル効果を人工的に誘導する方法 - Google Patents

ディープ・サブミクロンｃｍｏｓデバイスにおいて逆短チャネル効果を人工的に誘導する方法

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JPH10173071A
JPH10173071A JP9336061A JP33606197A JPH10173071A JP H10173071 A JPH10173071 A JP H10173071A JP 9336061 A JP9336061 A JP 9336061A JP 33606197 A JP33606197 A JP 33606197A JP H10173071 A JPH10173071 A JP H10173071A
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ポール・ニーリー
E Henrickson Lind
リンドー・イー・ヘンリクソン
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Abstract

(57)【要約】 【課題】 半導体デバイスにおいて新たな不純物注入の
方法を与える。 【解決手段】 半導体デバイス（１２）の製造の際に、
ソース及びドレイン領域（１６、１８）の間のチャネル
領域をドープするステップであって、第１の導電形のイ
オンをゲート電極の第１のエッジに隣接して角度付きに
注入し、ゲート電極の下であってソース及びドレイン領
域の間のチャネル領域（２４）をドープするステップ
と、第１の導電形のイオンを前記ゲート電極の第２のエ
ッジに隣接して角度付きに注入し、ゲート電極の下であ
ってソース及びドレイン領域の間のチャネル領域をドー
プするステップと、を含むステップを含み、それによっ
て、チャネルのスレショルド電圧が、２つの角度付き注
入のステップによって実質的に制御できるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴデバ
イスに関し、更に詳しくは、そのスレショルド電圧特性
をより容易に効率的に規制するようにＣＭＯＳデバイス
のドーピングを行う簡略化された方法に関する。
【０００２】
【従来の技術】長い及び短いチャネル長の両方で適切な
スレショルド電圧の振る舞いを有するＭＯＳデバイスの
設計は、スレショルド電圧に影響を与えるプロセスの段
階の多くが短いチャネル長では相互作用をするので、困
難なプロセスである。従来のプロセスの流れは、２つの
ステップを含んでいた。第１のＶＴシフト注入のステッ
プは、スレショルド電圧（ＶＴ）を固定するために実行
される。第２に、パンチスルー注入（punchthrough）の
ステップが実行され、これにより、パンチスルーが防止
され、短いチャネル長でのロール・オフを移動（mitiga
te）させる。「ロール・オフ」というのは、ＭＯＳＦＥ
Ｔのソース及びドレイン領域の相互作用に起因する、ゲ
ート長の短縮を伴うスレショルド電圧の低下を指すのに
用いる用語である。この効果の例は、図７の線８６によ
って示されている。典型的には、この最後のステップ
は、ＣＭＯＳデバイスのゲートがエッチングされた後で
実行される４つの離散的な回転の大きく角度付きの注入
を用いて達成される。
【０００３】
【発明が解決しようとする課題】このプロセスは、表面
のＮＭＯＳトランジスタとＰＭＯＳトランジスタとが同
じウエハ上に存在するＣＭＯＳ技術では、更に複雑であ
る。両方のデバイスにおいて、スレショルド電圧の特有
の振る舞いが、ある範囲のチャネル長の上で予測可能に
一定であるように、特定のスレショルド電圧を有するこ
とが望まれる。２つのデバイスで電荷搬送のメカニズム
が異なっているから、単一のマスク及び注入のステップ
を用いてそれぞれのデバイスに対して適切なスレショル
ド電圧を導入することは不可能である。例えば、Ｎチャ
ネルのデバイスに対しては、ｐ形のドーパント注入が必
要となり、Ｐチャネルのデバイスに対しては、ｎ形のド
ーパントの注入が必要となる。これらのＶＴシフト及び
マスキング・ステップのそれぞれが、ＣＭＯＳベースの
集積回路の製造コストを上昇させる。
【０００４】ＮＭＯＳ及びＰＭＯＳデバイスの間の差に
加えて、長い及び短いチャネル・デバイスに関連する別
の問題も存在する。従って、従来のシステムにおいてス
レショルド電圧を安定化するためのプロセス・ステップ
は、伝統的に、異なってきた。例えば、短チャネル・デ
バイスでは、スレショルド電圧がチャネル長の短縮に伴
って急激に低下するロール・オフが生じる。このため
に、チャネル長は、それぞれのデバイスについて正確に
制御することはできない。従って、０．３５ミクロンの
プロセスでは、任意の与えられたウエハ上のＭＯＳＦＥ
Ｔデバイスのチャネル長は、０．３２から０．３８ミク
ロンの間で変動し得る。スレショルド電圧の非常に急激
なロール・オフが存在する場合には、スレショルド電圧
は、０．３から０．５ボルトの間で変動する。このいわ
ゆる「短チャネル効果」を縮小させるためには、パンチ
スルー・インプラントを、種々の既知の方法を用いてＭ
ＯＳＦＥＴデバイスのチャネル領域に隣接して形成し
て、そのデバイスに対する所望のスレショルド電圧より
も低い場合には電流のパンチスルーが生じないようにで
きる。より長いチャネル長では、ＣＭＯＳデバイスは、
一般には、パンチスルー・インプラントが対応するＶＴ
シフト・インプラントなしで用いられる場合には、スレ
ショルド電圧の効果を示す。
【０００５】従って、様々なサイズ及びタイプのＣＭＯ
Ｓデバイスのスレショルド電圧を設定するための、単純
で普遍的なプロセスに対する必要性は、依然として存在
している。
【０００６】
【課題を解決するための手段】従って、本発明の目的
は、種々のチャネル長を有するＭＯＳデバイスのために
安定的なスレショルド電圧の設定を可能にすることであ
る。
【０００７】本発明の別の目的は、長チャネル及び短チ
ャネル・デバイスの両方について、スレショルド電圧の
制御に必要なプロセス・ステップの数を減少させること
である。
【０００８】最近行われたシミュレーションによれば、
短いチャネル長では、パンチスルー・インプラントが、
デバイスのスレショルド電圧に対する支配的な寄与の１
つである。これは、ＶＴシフト・インプラントは、短い
チャネル長では、余分（リダンダント）であることを意
味している。更に、長いチャネル長では、スレショルド
電圧は、標準的なパンチスルー・インプラントに類似す
る４つの離散的な回転の大きな角度付き（high-angle
d）のインプラントを用いて、固定することができる。
従って、長い及び短いチャネルのスレショルド電圧の両
方を固定するのに、４つの大きな角度付きのインプラン
トを用いることができる。
【０００９】大きな角度付きのインプラントはまた、通
常のスレショルド電圧の低下に対して対抗して移動する
のに用いられる人工的な逆短チャネル効果（Reverse sh
ortchannel effect = RSCE）を誘導する。ＲＳＣＥは、
チャネル長の減少に伴うスレショルド電圧の増加として
定義される。従って、大きな角度付きのインプラント
を、より平坦な（flatter）スレショルド電圧のロール
・オフの振る舞いを達成するために、用いることができ
る。
【００１０】本発明は、長い又は短いチャネル・デバイ
スに対してブランケット・インプラントを必要とせず
に、第１の導電形（ｎ又はｐ形のＭＯＳＦＥＴのどちら
か）の半導体基板を通過するスレショルドを制御する方
法を与える。対向する横方向のエッジを有するゲート構
造が、半導体基板の表面に隣接し基板のチャネル領域能
枝に形成される。基板は、この基板の表面に垂直な回転
軸の周囲を、第１の回転位置まで、回転される。第１の
導電形のイオンが、次に、ゲート構造をマスクとして用
いて、基板の表面に対して傾斜角度をもって、チャネル
領域の中に注入される。次に基板は、第１の回転位置か
ら約１８０度の位置にある第２の回転位置まで、回転さ
れる。第１の導電形のイオンが、次に、ゲート構造をマ
スクとして用いて、基板の表面に対して傾斜角度をもっ
て、チャネル領域の中に注入される。
【００１１】デバイスがウエハに沿って４つの向きに形
成されているＣＭＯＳシステムでは、ｎＭＯＳＦＥＴデ
バイスとｐＭＯＳＦＥＴデバイスとは、別々にマスキン
グされる。適切なタイプ及び濃度の大きな角度付きのイ
ンプラントが、４段階の注入方法を用いてそれぞれのデ
バイスのタイプの中に注入され、それぞれのデバイスの
チャネル領域をドープする。
【００１２】それぞれのデバイスに対しては、半導体デ
バイスを製造する本発明による方法は、第２の導電形の
ゲート電極、ソース及びドレイン領域と、第１の導電形
の半導体基板上にゲート酸化物とを有し回転軸に垂直な
トランジスタ構造を形成するステップを含む。デバイス
の内部では、前記基板の内部で、ソース及びドレイン領
域が、横方向に分離している。チャネル領域は、少なく
とも２段階のプロセスで、ソース及びドレイン領域の間
においてドープされる。第１に、第１の導電形のイオン
が、ゲート電極の第１のエッジに隣接して、角度付きに
注入され、ゲート電極の下でありソース及びドレイン領
域の間のチャネル領域をドープする。ドーパント・イオ
ンは、また、ゲート電極の第２のエッジに隣接して、角
度付きに注入され、ゲート電極の下でありソース及びド
レイン領域の間のチャネル領域をドープし、それによっ
て、チャネルのスレショルド電圧は、２段階の角度付き
の注入ステップによって、実質的に制御されることにな
る。
【００１３】この方法によれば、ゲート電極の下であり
ソース及びドレイン領域の間に、チャネル領域が形成さ
れた半導体デバイスを作成できる。チャネルは、チャネ
ルの長さに沿ったユニークな一様ではないドーピング濃
度を有し、これは、従来型のスレショルド電圧シフト・
ブランケット・インプラントを用いるデバイスとは、異
なっている。角度付きに注入のなされた領域は、特定の
濃度を有するエッジ領域と、エッジ領域よりも高いドー
パント濃度を有しそれぞれのエッジ領域に隣接するエッ
ジ・ピーク領域と、チャネル長に依存するドーパント濃
度を有しエッジ・ピーク領域の間に位置する中央凹部領
域とによって特徴付けられる。シミュレーションによれ
ば、長チャネルのデバイス（チャネル領域の長さが、
０．５ミクロンよりも大きい）では、中央の凹部領域
は、エッジ・ピーク領域よりも低いドーパント濃度を有
する。短いチャネルのデバイス（チャネル領域の長さ
が、０．５ミクロンよりも小さい）では、中央の凹部領
域のドーパント濃度は、エッジ・ピーク領域からのドー
パントの横方向の融合に起因するドーパント濃度を有し
ている。
【００１４】本発明は、従来技術と比較して複数の長所
を有している。パンチスルー・マスキング及び注入のス
テップが用いられていないが、短チャネル・デバイスに
対してパンチスルー・インプラントを用いる効果は、維
持されている。従って、スレショルド電圧のロール・オ
フは、短いチャネル長では、緩和される。更に、電流の
漏れは最小であり、表面下でのパンチスルーも防止され
る。長いチャネル・デバイスに対して本発明を用いて得
られる利点は、従来の方法と比較してスレショルド電圧
の安定性に関し、均等の制御が可能であるという点であ
る。ＶＴシフト・マスク及び注入のステップが不要とな
る。長いチャネル・デバイスでの基板バイアス効果も最
小となる。
【００１５】本発明の以上の及びそれ以外の特徴及び効
果は、本発明の好適な実施例に関する以下の説明を添付
した図面を参照して読むことによって、明らかになるは
ずである。
【００１６】
【発明の実施の形態】ここでの記載は、Ｎ及びＰの表面
チャネル・デバイスの両者に等しく適用されるが、簡単
のために、ＮＭＯＳデバイスだけについて述べることに
する。ＰＭＯＳについても、プロセスは、類推できる。
【００１７】処理中及び完成したＮＭＯＳデバイスの断
面構造が、図１及び図２の１２に概略的に示されてい
る。デバイス１２は、第１の導電形の基板１４を含む。
ＮＭＯＳデバイス１２は、ｐドープされた基板を含む。
これは、基板の基本キャリアが「正」のホール（正孔）
であることを意味する。ＰＭＯＳデバイスの場合には、
この第１の導電形は、電子が基本キャリアとなるｎドー
プされた基板により、「負」となる。デバイス１２は、
更に、基板１４において形成された第２の導電形のソー
ス領域１６とドレイン領域１８とを含む。第２の導電形
とは、この技術分野では、第１の導電形と逆であるもの
と理解される。図２のＮＭＯＳデバイス１２では、ソー
ス及びドレイン領域１６、１８は、Ｎ＋ドープされ、電
子を基本キャリアとして含む。ＰＭＯＳデバイスでは、
ソース及びドレイン領域１６、１８は、Ｐ＋ドープさ
れ、ホールを基本キャリアとして含む。
【００１８】図１及び図２に示されたＭＯＳＦＥＴデバ
イスは、ゲート電極２０と、ゲート電極を基板から分離
する絶縁体２２とを含む。基板の内部でゲート電極２０
の下のソース及びドレイン領域１６、１８の間にある領
域は、「チャネル領域」２４と称され、ソース領域とド
レイン領域とをチャネル長だけ分離しており、以下で説
明する本発明による方法によって、ドープされる。図２
に示すように、第１の導電形（ＮＭＯＳでは、ｐ形）の
チャネル領域２４が、ゲート電極の下であり、ソース及
びドレイン領域１６、１８に隣接して形成され、ソース
及びドレイン領域１６、１８のドーピング濃度よりも低
いドーピング濃度を有しており間に配置された僅かにド
ープされた（lightly doped）領域２８、３０だけによ
って分離されている。
【００１９】この好適な構造は、また、ソース及びドレ
イン領域１６、１８のそれぞれに隣接した僅かにドープ
されたドレイン（ＬＤＤ）領域２８、３０を含む。領域
２８、３０は、ゲート電極３０の側面又はエッジ３６、
３８上に形成される酸化物ゲート・スペーサ３２、３４
の積層先立つ注入によるなどの、従来型の手段によっ
て、形成することができる。以下で説明する角度付きの
注入ステップは、好ましくは、スペーサ３２、３４の形
成の前に実行されるが、注入は、ゲート２０とスペーサ
との両方をマスクとして用いることにより、達成され
る。
【００２０】注入のプロセスは、スレショルド電圧への
注入の全体的な効果に影響を与える５つのプロセス制御
変数に依存する。第１の変数は、ドーパントのタイプで
ある。ＮＭＯＳデバイスは電子キャリアの原理に基づい
て動作するので、ｐ形のドーパント（ホウ素）を用い
て、チャネル領域をドープする。キャリアとしてホール
を用いるＰＭＯＳデバイスは、一般に、ｎ形のドーパン
ト（ヒ素又はリン）を用いる。第２の変数は、ウエハ表
面上に注入されるドーパントの平方センチメートル当た
りの原子を単位として測定される用いられているドーパ
ントの線量（dose）である。この線量レベルを用いて、
ＭＯＳＦＥＴの異なる領域の中の電荷密度を調整する。
例えば、現代のデバイスでは、ソース及びドレイン領域
は、一般に、１０19から１０20ｃｍ-3のキャリア電荷密
度を有し、他方で、チャネル領域は、僅かに、１０17ｃ
ｍ-3のキャリア電荷密度を有する。第３の変数は、用い
られる注入のエネルギである。デバイスの中へのドーピ
ング突入は、注入エネルギが比較的低い場合には浅い
が、エネルギが比較的高くなると、深くなり、広く深い
範囲に亘って分散する。
【００２１】第４及び第５の変数は、ウエハ表面に対す
る注入の角度に関する。薄いウエハを結晶シリコンのイ
ンゴットから切断するのが、この技術分野では通常であ
る。図３は、そのような例示的なウエハ４０を示してい
る。インゴットは、この技術分野では広く知られたプロ
セスによって形成され、シリコン原子は、立方体状の結
晶構造４２に配置され、これは、ｚ軸によって示されて
いるインゴットの長さの方向と垂直である。ウエハは、
その表面がｘ−ｙ軸に沿って平坦な結晶表面となるよう
に切断され、通常は円形のウエハのノッチ又は平坦部分
４４は、結晶構造に垂直であることを示している。図１
及び図３ではθで示されている注入角（implantation t
ilt、傾斜）は、ドーパントが導入されるウエハ表面に
対する角度である。注入角は、この技術分野では、ゲー
トの下のハロー（halo）タイプのパンチスルー・インプ
ラント構造を作成するのに用いられてきた。注入回転φ
は、ドーパントが導入される（ｘ軸からの）ウエハのノ
ッチ又は平坦部分にか対する角度である。
【００２２】この新たなプロセスは、ブランケットＶＴ
シフト・インプラント及びマスキング・ステップを完全
に削除し、ゲート・エッチング又はスペーサ・エッチン
グの後の４つの大きな角度付きのインプラント（注入）
を含むものである。以下で論じるＮＭＯＳシミュレーシ
ョンでは、この大きな角度でのインプラントは、ホウ素
を用い、５０度（４回の離散的な回転）の傾斜で、エネ
ルギが５０ｋｅＶであり、線量が７ｘ１０12atom/cm2で
の注入である。
【００２３】第１の導電形の半導体基板を通じてのスレ
ショルド電圧を制御する本発明による方法では、半導体
基板１４の表面に隣接し基板のチャネル領域２４の上に
対向する横方向のエッジ３６、３８を有するゲート構造
２０を形成するステップを含む。図３に示されているよ
うに、ウエハがｘ軸と位置合わせされていると仮定する
と、ウエハ基板は、第１の回転位置まで、基板表面に垂
直な回転（ｚ）軸の周囲を、角度φだけ回転される。好
ましい角度φは、１０度から３０度の間であり、それに
よって、注入されたイオンは、基板の結晶構造にある角
度で衝撃を加え、インプラントの突入が、よりよく制御
される。第１の導電形のイオンは、図１の矢印４６によ
って最もよく示されているように、ゲート構造２０をマ
スクとして用いて、基板表面に対して傾斜角度θで注入
される。角度θは、好ましくは、５０度から７０度の間
であるが、ドーパントの濃度、チャネル長及び所望のス
レショルド電圧に依存する。次に、ウエハ基板は、第１
の回転位置から約１８０度（φ＋１８０゜）にある第２
の回転位置まで回転され、ドーパント・イオンが、再
び、図１の矢印４８によってもっとも良く示されている
ように、基板表面に対して傾斜角度θで、チャネル領域
の中へ注入される。
【００２４】ウエハ４０が相互に直角に配置されたＭＯ
ＳＦＥＴデバイスを含むときには、４つの角度付きのイ
ンプラントが好ましい。この４つの方法のインプラント
では、ウエハ基板は、ｚ回転軸の回りを、第１の回転位
置から約９０度（φ＋９０゜）の位置にある第３の回転
位置まで回転され、そこで、イオンが注入される。最後
に、ウエハ基板は、ｚ回転軸の回りを、第１の回転位置
から約２７０度（φ＋２７０゜）の位置にある第４の回
転位置まで回転され、よって、チャネル領域２４の中で
ゲート・エッジ３６、３８からの横方向の距離に依存し
て、内部及び断面への所望のドーピング濃度を形成する
チャネル領域の中への４つの角度による注入が達成され
る。
【００２５】図４のＡ、Ｂ及びＣは、ｎ及びｐＭＯＳＦ
ＥＴの両方を有しているＣＭＯＳデバイスに適用される
場合の本発明による方法を示している。第１に、図４の
Ａの半導体基板は、第１の導電形の半導体基板１４にお
いて第２の導電形のウェル５０を形成することによって
得られる。例えば、基板１４はｐ形半導体基板であり、
ウェル５０は、その上にＮＭＯＳ及びＰＭＯＳデバイス
１２、５２がそれぞれ形成されるｎウェルである。絶縁
体（isolation、分離体）５４は、２つのデバイスの基
板表面を分離するために形成される。
【００２６】対向する横方向のエッジ５８、６０を有す
る第２のゲート構造５６は、ウェル５０の表面に隣接し
ウェルのチャネル領域の上に、形成される。ゲート構造
２０、５６は、ポリシリコン層をパターニングするなど
の従来型の手段によって形成される。デバイスに対する
所望のチャネル領域は表面チャネルであるから、ポリシ
リコン・ドーピングは、ＮＭＯＳゲート２０はｎ形の不
純物を用いて、ＰＭＯＳゲート５６はｐ形の不純物を用
いてドープされるというように、相補的である。
【００２７】図４のＢを参照すると、ＰＭＯＳデバイス
５２は、マスク６２を用いる次の注入ステップから、マ
スクオフされている。第１（ｐ）の導電形のイオンが、
次に、矢印６４で示された方向に、角度付きで、ゲート
２０の下のチャネル領域の中へ注入され、ｐ形のチャネ
ル・ドーピングを形成する。このようなインプラントの
例は、低線量のホウ素（Ｂ）イオンの注入であり、これ
は、基板を通過して、破線６６によって示されているド
ーピング・プロファイルを形成する。このプロファイル
は、図２に示されたような、チャネル領域２４を通過す
る一様でないドーピング濃度を反映している。
【００２８】図２及び図６を参照すると、上述のよう
に、角度付きにドープがなされる場合は、チャネル２４
のドーピング濃度は、特定の濃度を有しているエッジ領
域６８、７０によって特徴付けられる。反対のタイプの
高いドーパント濃度を有するエッジ・ピーク領域７２、
７４は、エッジ領域６８、７０にそれぞれ隣接してい
る。最後に、中央チャネル領域７６が、ゲート２０の下
の基板内部のドーパントの拡散と融合（diffusion and
coalescing）とによって形成される。図６のグラフに最
も良く示されているように、長いチャネルのデバイス
は、エッジ・ピーク領域７２、７４の間にある、より低
いドーパント濃度を有する中央領域７６に、濃度の凹部
（trough）を有している。この凹部は、チャネル長が更
に長く、１．０ミクロンに対して０．５ミクロンになる
と、更に明瞭となる。
【００２９】図６に示されているシミュレーションの結
果では、エッジ領域の濃度は、チャネル（ゲート・マス
キング）長に従って、約３ｘ１０16ｃｍ-3から１０17ｃ
ｍ-3まで変動する。エッジ・ピーク領域は、約２ｘ１０
17ｃｍ-3のドーピング濃度を有し、中央の凹部は、長い
チャネル（１ミクロン）での２ｘ１０16ｃｍ-3から、短
いチャネル（０．３５ミクロン）での８ｘ１０16ｃ
ｍ-3、更には、非常に短いチャネル（０．２ミクロン）
の場合の３ｘ１０17ｃｍ-3まで変動する。
【００３０】図４のＣは、本発明によってＣＭＯＳデバ
イスのスレショルド・レベルを調整する方法における最
終のステップを示している。ＮＭＯＳデバイス５２は、
マスク７８を用いて、次の注入ステップから、マスクオ
フされる。第２（ｎ）の導電形のイオンが、次に、矢印
８０によって示された方向で、ゲート５６の下のチャネ
ル領域の中に、角度付きに注入され、ｎ形のチャネル・
ドーピングを形成する。このようなインプラントの例
は、低線量のリン（Ｐ）又はヒ素（Ａｓ）イオンのイン
プラントであり、これは、基板を貫通して、破線８２に
よって示されるドーピング・プロファイルを形成する。
このプロファイルは、図２に示された場合と類似するゲ
ート５６の下のチャネル領域を通過する一様でないドー
ピング濃度を反映する。
【００３１】長いチャネルの場合のスレショルド電圧の
振る舞いについて、次に述べる。長チャネルのスレショ
ルド電圧は、背景的なウェル濃度と、大きな角度付きの
注入に起因するチャネルにおいて生じる任意の付加的な
ドーピング濃度とによって決定される。図６は、様々な
チャネル長に対する、（長軸方向の）チャネル・ドーピ
ングのシミュレーション結果を示している。注入に起因
して、チャネル・ドーピングは、ＬＤＤ領域に隣接する
領域において増加しているが、これは、長チャネル長で
の適切なスレショルド電圧を維持している。図５では、
ＶＴシフト注入を用いた場合の従来型のＣＭＯＳプロセ
スにおけるチャネル・ドーピングの比較のためのプロッ
トを示している。新たな技術における主な相違点は、Ｌ
ＤＤ領域に隣接したチャネルのエッジだけが、スレショ
ルド電圧に寄与するドーピングを受けるということであ
る。従って、主要のスレショルド電圧制御は、大きな角
度傾斜（large angle-tilt = LAT）での注入を用いたエ
ッジ・ドーピングに起因する。
【００３２】次に、短いチャネル長の場合のスレショル
ド電圧の振る舞いについて述べる。チャネル長が減少す
るにつれて、大きな角度付きの注入領域は融合して、チ
ャネル・ドーピングを増加させる（図６）。これによ
り、人工的な逆方向の短チャネル効果が生じ、大きな角
度付きの注入条件を適切にチューニングすることで、対
立する短チャネル効果を変化させられる。このようにし
て、図７の線８４に示すように、スレショルド電圧を深
いサブミクロン・レベルのチャネル長まで制御すること
ができる。図７は、また、８６において、標準的なプロ
セスのスレショルド電圧の振る舞いを示している。この
場合には、チャネルのドーピングは、チャネルの長さと
は無関係に、一定に保たれ、短チャネル効果に対立的に
作用する人工的な反対方向の短チャネル効果は、存在し
ない。ロール・オフは、約０．５ミクロンで支配的にな
り始めるが、その時点で、スレショルド電圧は、約０．
６ボルトから、０．３ミクロンにおける僅か０．２５ボ
ルトまで低下する。
【００３３】次に、デバイスのパフォーマンスについて
述べる。この新たなプロセスによって製造されたＭＯＳ
ＦＥＴは、従来とは異なるチャネル・ドーピング以外
は、非常に望ましい電気的な振る舞いを有する。しか
し、図８のＡ及びＢは、０．２５及び２．０ミクロンの
両方の場合のシミュレートされたＭＯＳＦＥＴのドレイ
ン電流（ＩD）と印加されたゲート電圧（ＶG）との関係
は通常であり、漏れ（leakage）の問題も存在しない。
【００３４】本発明によるプロセスで製造されたＣＭＯ
Ｓデバイスは、短チャネル・デバイスに対して用いられ
たパンチスルー・インプラントのすべての利点を組み入
れている。パンチスルー・インプラントは、短チャネル
長におけるＶＴロール・オフに対して、対立的に作用し
て緩和させる（図７を参照のこと）。更に、ゼロである
ゲート・バイアスと大きなドレイン・バイアスにおいて
ゼロではない電流がデバイスを流れる、電流の漏れは、
緩和され、それにより、ゲート電圧がゼロであれば、ト
ランジスタは、完全にオフになる（図８のＢ）。最後
に、ドレイン及びソースが近接し両者のデプリーション
（depletion）領域が相互作用して表面下でソース及び
ドレインの間に電流がパンチ・スルーする（流れる）現
象である、表面下の（sub-surface）パンチスルーも、
短チャネル長で、防止される。
【００３５】本発明は、また、長チャネルのデバイスと
共に用いられる際にも、効果的である。第１に、長チャ
ネル・デバイスのスレショルド電圧を、受け入れられる
値に安定化させることができる。第２に、個別的なＶＴ
シフト・マスキング及びインプラントのステップの必要
性がなくなる。最後に、基板バイアス効果（ボディ・イ
フェクト）、すなわち、長いチャネル長でのソース基板
バイアスに対するスレショルド電圧の感度が、低下され
る。
【００３６】この新たなプロセスでは、ゲート長に依存
するチャネル・ドーピング濃度を用いる。この理由で、
ソース基板バイアスに対するトランジスタのスレショル
ド電圧の振る舞い（基板バイアス効果）が、従来のデバ
イスと比較して、著しく異なっている。図９は、この新
たなプロセスでのこの基板バイアス効果を図解してい
る。基板バイアス効果は、大きなチャネル長のデバイス
におけるより低いチャネル・ドーピングに起因して、チ
ャネル長と共に、急速に低下する（図６を参照のこ
と）。従来型のプロセスでは、チャネル長と共に基板バ
イアス効果が低下する現象は見られないが、この理由
は、チャネル・ドーピングが、従来のブランケットＶＴ
シフト・インプラントのために、異なるデバイス・サイ
ズに亘って、比較的一定であるからである。この振る舞
いは、０．２ミクロンから２．０ミクロンの範囲のデバ
イスに亘る比較的平坦なスレショルド電圧と共に、本発
明の使用を検出する手段として用いることができる。
【００３７】従来のシステムに対する利点を述べる。最
適化された４段階の大きな角度付きの注入を用いてＣＭ
ＯＳデバイスを製造することには、多くの利点がある。
第１に、これによって、短チャネル及び長チャネルの両
方のデバイスに対して、スレショルド電圧が固定され
る。第２に、このプロセスによって、非常に平坦なロー
ル・オフ特性を有するＣＭＯＳデバイスを作ることがで
きる。第３に、このプロセスは、パンチスルー保護を与
える。第４に、この４段階の大きな角度付き注入プロセ
スは、すべてのスレショルド・シフト・マスキング及び
ブランケット・インプラントのステップをプロセスから
除去する。
【００３８】プロセスのコストは、マスキングのステッ
プ数に正比例するから、この新たなプロセスは、ＮＭＯ
Ｓ及びＰＭＯＳデバイスのための独立のＶＴシフト・イ
ンプラントを含むデュアル・ポリ（dual-poly）プロセ
スの範囲内で行われれば、２つの注入及びマスキングの
ステップを節約してくれる。単純化されたプロセスによ
れば、更に効果的なＤＯＥ（Design of Experiments）
が新たな技術のプロセス統合のフェーズの間に実行され
ることが可能になる。
【００３９】以上で、本発明の原理を実施例に則して説
明したが、本発明を構成及び細部においてこの原理から
逸脱せずに修正できることは明らかである。従って、す
べての修正や変更は、冒頭の特許請求の範囲による技術
思想及び技術的範囲に含まれるものである。
【図面の簡単な説明】
【図１】本発明に従って構成されたＭＯＳＦＥＴデバイ
スの断面図である。
【図２】チャネル・ドーピング濃度を有する図１のＭＯ
ＳＦＥＴデバイスの断面図である。
【図３】ウエハの結晶基板に対する回転及び傾斜軸を示
す半導体ウエハの全体図である。
【図４】ＡからＣに分かれているが、いずれも、本発明
によるＣＭＯＳデバイスの製造方法において、連続的な
マスキングと不純物の４通りの角度付きの注入のステッ
プでの半導体基板の状態を示している。
【図５】従来型の注入方法を用いた場合の、３つの異な
るサイズのＮＭＯＳデバイスのチャネル・ドーピング濃
度を示したグラフである。
【図６】本発明による注入方法を用いた場合の図５のＮ
ＭＯＳデバイスのチャネル・ドーピング濃度を示すグラ
フである。
【図７】本発明によって構成されたＭＯＳＦＥＴデバイ
スのＮＭＯＳスレショルド電圧ロール・オフの振る舞い
を、従来型のプロセスに従って構成した場合と比較して
示したグラフである。
【図８】ＡとＢとに分かれているが、図２に示されたＮ
ＭＯＳデバイスの電流（Ｉ）・電圧（Ｖ）特性を示した
グラフである。
【図９】本発明によって構成されたＭＯＳＦＥＴの基板
バイアス効果（body effect）の振る舞いの変動を示す
グラフである。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１２月１１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リンドー・イー・ヘンリクソン アメリカ合衆国カリフォルニア州95131, サンノゼ，バーチメドー・レーン 1410

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスを製造する方法であっ
    て、 回転軸に垂直であり、第２の導電形のゲート電極、ソー
    ス及びドレイン領域と、第１の導電形の半導体基板上の
    ゲート酸化物とを有するトランジスタ構造を形成するス
    テップであって、前記ソース及びドレイン領域は、前記
    基板内でチャネル領域によって横方向に分離されてい
    る、ステップと、 前記ソース及びドレイン領域の間のチャネル領域をドー
    プするステップであって、 第１の導電形のイオンを前記ゲート電極の第１のエッジ
    に隣接して角度付きに注入し、前記ゲート電極の下であ
    って前記ソース及びドレイン領域の間のチャネル領域を
    ドープするステップと、 第１の導電形のイオンを前記ゲート電極の第２のエッジ
    に隣接して角度付きに注入し、前記ゲート電極の下であ
    って前記ソース及びドレイン領域の間のチャネル領域を
    ドープするステップと、 を含むステップと、を含み、それによって、前記チャネ
    ルのスレショルド電圧が、前記２つの角度付き注入のス
    テップによって実質的に制御されるようにすることを特
    徴とする方法。
  2. 【請求項２】 請求項１記載の方法において、前記角度
    付きの注入ステップに先立って、前記ゲート電極のそれ
    ぞれの横方向のエッジ上にスペーサを形成するステップ
    を更に含むことを特徴とする方法。
  3. 【請求項３】 ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴと
    を用いて半導体基板上にＣＭＯＳトランジスタを製造す
    る方法であって、 前記半導体基板上に、前記ｎ−ＭＯＳＦＥＴのゲート電
    極と前記ｐ−ＭＯＳＦＥＴのゲート電極とを形成するス
    テップと、 前記ｎ−ＭＯＳＦＥＴのゲート電極をマスクとして用い
    て、前記ｎ−ＭＯＳＦＥＴだけにｐ形の不純物を角度付
    きにイオン注入し、前記ｎ−ＭＯＳＦＥＴのゲート電極
    の下にｐ形の表面チャネル領域を形成するステップと、 前記ｐ−ＭＯＳＦＥＴのゲート電極をマスクとして用い
    て、前記ｐ−ＭＯＳＦＥＴだけにｎ形の不純物を角度付
    きにイオン注入し、前記ｐ−ＭＯＳＦＥＴのゲート電極
    の下にｎ形の表面チャネル領域を形成するステップと、 を含むことを特徴とする方法。
  4. 【請求項４】 請求項３記載の方法において、前記角度
    付きの注入ステップは、４段階の大きな角度のイオン注
    入方法に従って行われることを特徴とする方法。
  5. 【請求項５】 請求項３記載の方法において、前記ゲー
    ト電極はポリシリコンによって形成され、前記ｎ−ＭＯ
    ＳＦＥＴのゲート電極を形成するステップは、前記ポリ
    シリコンをｎ形の不純物を用いてドープするステップを
    含み、前記ｐ−ＭＯＳＦＥＴのゲート電極を形成するス
    テップは、前記ポリシリコンをｐ形の不純物を用いてド
    ープするステップを含むことを特徴とする方法。
  6. 【請求項６】 第１の導電形の半導体基板を通過するス
    レショルド電圧を制御する方法であって、 前記半導体基板の表面に隣接し前記基板のチャネル領域
    の上にある対向する横方向のエッジを有するゲート構造
    を形成するステップと、 前記基板を、前記基板の表面に垂直である回転軸の周囲
    に、第１の回転位置まで回転するステップと、 前記ゲート構造をマスクとして用い、前記基板に垂直の
    表面に対して傾斜付きの角度で、第１の導電形のイオン
    を前記チャネル領域に注入するステップと、 前記基板を、前記第１の回転位置から約１８０度の第２
    の回転位置まで回転するステップと、 前記ゲート構造をマスクとして用い、前記基板の表面に
    対して傾斜付きの角度で、第１の導電形のイオンを前記
    チャネル領域に注入するステップと、 を含むことを特徴とする方法。
  7. 【請求項７】 請求項６記載の方法において、 前記基板を前記回転軸の回りに前記第１の回転位置から
    約９０度の第３の回転位置まで回転するステップと、 前記基板を前記回転軸の回りに前記第１の回転位置から
    約２７０度の第４の回転位置まで回転し、それによっ
    て、前記チャネル領域の中への４段階の角度での注入を
    達成し、所望のドーピング濃度を、前記チャネル領域の
    内部での前記ゲート・エッジからの横方向の距離に依存
    して、内部及び断面に形成するステップと、 を更に含むことを特徴とする方法。
  8. 【請求項８】 請求項６記載の方法において、前記傾斜
    付きの角度は、約１０度から３０度の間であることを特
    徴とする方法。
  9. 【請求項９】 請求項８記載の方法において、前記第１
    の回転位置は、前記基板の結晶構造に垂直方向の約５０
    度から７０度の間であることを特徴とする方法。
  10. 【請求項１０】 請求項６記載の方法において、 前記半導体基板において、第２の導電形のウェルを形成
    するステップと、 前記ウェルの表面に隣接しており前記ウェルのチャネル
    領域の上に対向した横方向のエッジを有する第２のゲー
    ト構造を形成するステップと、 前記ゲート構造をマスクとして用い、前記第１の回転位
    置において前記ウェルの構造に対して第２の傾斜付きの
    角度で、第２の導電形のイオンを前記チャネル領域に注
    入するステップと、 前記ゲート構造をマスクとして用い、前記第２の回転位
    置において前記基板の表面に対して第２の傾斜付きの角
    度で、第２の導電形のイオンを前記チャネル領域に注入
    するステップと、 を更に含むことを特徴とする方法。
  11. 【請求項１１】 請求項６記載の方法において、前記チ
    ャネル領域は、約０．５ミクロン未満であり、前記チャ
    ネルは、一様でないドーピング濃度プロファイルをチャ
    ネルの長さに沿って有しており、前記チャネルは、特定
    の濃度を有するエッジ領域と、それぞれのエッジ領域に
    隣接し前記エッジ領域よりも高いドーパント濃度を有す
    るエッジ・ピーク領域と、前記エッジ・ピーク領域から
    のドーパントの融合（coalescing）に起因するドーパン
    ト濃度の中央チャネル領域とを有することを特徴とする
    方法。
  12. 【請求項１２】 請求項６記載の方法において、前記チ
    ャネル領域は、約０．５ミクロン以上であり、前記チャ
    ネルは、一様でないドーピング濃度プロファイルをチャ
    ネルの長さに沿って有しており、前記チャネルは、特定
    の濃度を有するエッジ領域と、それぞれのエッジ領域に
    隣接しエッジ領域よりも高いドーパント濃度を有するエ
    ッジ・ピーク領域と、より低いドーパント濃度を有し前
    記エッジ・ピーク領域の間にある中央の凹部（trough）
    領域とを有することを特徴とする方法。
  13. 【請求項１３】 請求項１２記載の方法において、前記
    チャネル領域は、長さが、少なくとも約１．０ミクロン
    であることを特徴とする方法。
  14. 【請求項１４】 半導体デバイスであって、 第１の導電形の半導体基板と、 前記基板に形成された第２の導電形のソース領域及びド
    レイン領域と、 前記ソース領域と前記ドレイン領域との実質的に間に前
    記半導体基板上に形成されたゲート電極と、 前記ゲート電極の下であり前記ソース領域と前記ドレイ
    ン領域とに隣接して形成された前記第１の導電形のチャ
    ネル領域であって、一様でないドーピング濃度プロファ
    イルをこのチャネルの長さに沿って有しており、特定の
    濃度を有するエッジ領域と、それぞれのエッジ領域に隣
    接し前記エッジ領域よりも高いドーパント濃度を有し異
    なる導電形のエッジ・ピーク領域と、前記エッジ・ピー
    ク領域の間にありこのチャネルの長さに依存するドーパ
    ント濃度を有するる中央の凹部領域とを有するチャネル
    領域と、 を備えていることを特徴とする半導体デバイス。
  15. 【請求項１５】 請求項１４記載の半導体デバイスにお
    いて、前記チャネルの長さは約０．５ミクロンよりも大
    きく、前記中央の凹部領域は前記エッジ・ピーク領域よ
    りも低いドーパント濃度を有することを特徴とする半導
    体デバイス。
  16. 【請求項１６】 請求項１４記載の半導体デバイスにお
    いて、前記チャネルの長さは約０．５ミクロンよりも小
    さく、前記中央の凹部領域は前記エッジ・ピーク領域か
    らのドーパントの横方向の融合に起因するドーパント濃
    度を有することを特徴とする半導体デバイス。
  17. 【請求項１７】 請求項１４記載の半導体デバイスにお
    いて、前記ドレイン領域及びチャネル領域に隣接し第２
    の導電形の僅かにドープされたドレイン（ＬＤＤ）領域
    を含み、前記ＬＤＤは、前記ソース及びドレイン領域の
    ドーピング濃度よりも低いドーピング濃度を有すること
    を特徴とする半導体デバイス。
  18. 【請求項１８】 請求項１７記載の半導体デバイスにお
    いて、前記ゲートの対向する横方向のエッジ上に形成さ
    れた酸化物のスペーサを更に含むことを特徴とする半導
    体デバイス。
  19. 【請求項１９】 請求項１７記載の半導体デバイスにお
    いて、従来型の傾斜角度付きのパンチスルー注入を更に
    有することを特徴とする半導体デバイス。
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