JPH0950971A - 自己整合フィールド注入および方法 - Google Patents
自己整合フィールド注入および方法Info
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- JPH0950971A JPH0950971A JP8219253A JP21925396A JPH0950971A JP H0950971 A JPH0950971 A JP H0950971A JP 8219253 A JP8219253 A JP 8219253A JP 21925396 A JP21925396 A JP 21925396A JP H0950971 A JPH0950971 A JP H0950971A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】
【目的】 余分なマスク工程なしに、かつフィールド酸
化工程によって引き起こされる添加不純物の再分布とセ
グリゲーションを生じさせずにチャネルストッパ注入の
効果を提供する。更に、設計上の考慮事項に基づいた一
貫したしきい電圧をもつ小さな形状のデバイスを製造す
る方法も提供する。 【構成】 本発明の自己整合フィールド注入構造および
方法は、半導体デバイスの能動領域（４１）の少なくと
も一部に組み合わされたドープ層（６２，６２′）を形
成するために、オルタネートマスク層（６０，６０′）
を用いて行われるフィールド注入（１３０）から構成さ
れている。従来技術のチャネルストッパ工程とは異な
り、本発明の方法は組み合わされたドープ層（６２，６
２′）がフィールド酸化膜（３８，３９）に自己整合性
される構造を提供する。
化工程によって引き起こされる添加不純物の再分布とセ
グリゲーションを生じさせずにチャネルストッパ注入の
効果を提供する。更に、設計上の考慮事項に基づいた一
貫したしきい電圧をもつ小さな形状のデバイスを製造す
る方法も提供する。 【構成】 本発明の自己整合フィールド注入構造および
方法は、半導体デバイスの能動領域（４１）の少なくと
も一部に組み合わされたドープ層（６２，６２′）を形
成するために、オルタネートマスク層（６０，６０′）
を用いて行われるフィールド注入（１３０）から構成さ
れている。従来技術のチャネルストッパ工程とは異な
り、本発明の方法は組み合わされたドープ層（６２，６
２′）がフィールド酸化膜（３８，３９）に自己整合性
される構造を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には金属酸化
物半導体（ＭＯＳ）集積回路のプロセスに関するもので
あり、特にＭＯＳ集積回路におけるデバイスのアイソレ
ーションに関するものである。
物半導体（ＭＯＳ）集積回路のプロセスに関するもので
あり、特にＭＯＳ集積回路におけるデバイスのアイソレ
ーションに関するものである。
【０００２】
【従来の技術】ＭＯＳ集積回路においては、適切な回路
機能を保証するために、能動素子（ａｃｔｉｖｅ ｄｅ
ｖｉｃｅｓ）はおたがいから隔離されていることが望ま
しい。典型的には、デバイスのアイソレーションはアペ
ルズ（Ａｐｐｅｌｓ）とコーイ（Ｋｏｏｉ）によって紹
介された（Ｊ．Ａ．Ａｐｐｅｌｓ他，Ｐｈｉｌｌｉｐｓ
Ｒｅｓｅａｒｃｈ Ｒｅｐｏｒｔｓ，２５，１１８（１
９７０））元の選択酸化法（Ｌｏｃａｌｉｚｅｄ Ｏｘ
ｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）
から導かれるいろいろな方法のひとつを用いてなされ
る。この原理的な方法の概要はエス・ウォルフ（Ｓ．Ｗ
ｏｌｆ）によるＳｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ
ｆｏｒ ｔｈｅ ＶＬＳＩ ＥＲＡ−第２巻，１７−
３９ぺ−ジ，Ｌａｔｔｉｃｅ Ｐｒｅｓｓ，Ｓｕｎｓｅ
ｔ Ｂｅａｃｈ，ＣＡ（１９９０）の２．２−２．５章
にみることができ、参照のため本明細書に導入する。
機能を保証するために、能動素子（ａｃｔｉｖｅ ｄｅ
ｖｉｃｅｓ）はおたがいから隔離されていることが望ま
しい。典型的には、デバイスのアイソレーションはアペ
ルズ（Ａｐｐｅｌｓ）とコーイ（Ｋｏｏｉ）によって紹
介された（Ｊ．Ａ．Ａｐｐｅｌｓ他，Ｐｈｉｌｌｉｐｓ
Ｒｅｓｅａｒｃｈ Ｒｅｐｏｒｔｓ，２５，１１８（１
９７０））元の選択酸化法（Ｌｏｃａｌｉｚｅｄ Ｏｘ
ｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）
から導かれるいろいろな方法のひとつを用いてなされ
る。この原理的な方法の概要はエス・ウォルフ（Ｓ．Ｗ
ｏｌｆ）によるＳｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ
ｆｏｒ ｔｈｅ ＶＬＳＩ ＥＲＡ−第２巻，１７−
３９ぺ−ジ，Ｌａｔｔｉｃｅ Ｐｒｅｓｓ，Ｓｕｎｓｅ
ｔ Ｂｅａｃｈ，ＣＡ（１９９０）の２．２−２．５章
にみることができ、参照のため本明細書に導入する。
【０００３】これらのアイソレーション機構のほとんど
のもののキーとなる要素は、フィールド酸化膜が成長す
る領域におけるチャネルストッパ注入である。Ｎチャネ
ルＭＯＳ（ＮＭＯＳ）回路においては、通常ｐ型のボロ
ンの注入が使われ、ＰチャネルＭＯＳ（ＰＭＯＳ）回路
（あるいは相補ＭＯＳ（ＣＭＯＳ）回路のＰＭＯＳ側）
においては、ヒ素のようなｎ型の不純物（ドーパント）
が使われる。一般的には、チャネルストッパ注入は熱酸
化によりフィールド酸化膜を成長させる前におこなう。
チャネルストッパ領域は空乏層領域が１つの能動素子
（ａｃｔｉｖｅｄｅｖｉｃｅ）から他の能動素子まで広
がるのを遅くする。加えて、チャネルストッパ領域は、
フィールド酸化膜領域の上部を通る導電体によって生じ
る寄生デバイスがターンオンするのを防ぐ。最後に、チ
ャネルストッパ領域は、低電圧での高い電流消費を生じ
させる表面の漏れ電流を除去するのに役立つ。
のもののキーとなる要素は、フィールド酸化膜が成長す
る領域におけるチャネルストッパ注入である。Ｎチャネ
ルＭＯＳ（ＮＭＯＳ）回路においては、通常ｐ型のボロ
ンの注入が使われ、ＰチャネルＭＯＳ（ＰＭＯＳ）回路
（あるいは相補ＭＯＳ（ＣＭＯＳ）回路のＰＭＯＳ側）
においては、ヒ素のようなｎ型の不純物（ドーパント）
が使われる。一般的には、チャネルストッパ注入は熱酸
化によりフィールド酸化膜を成長させる前におこなう。
チャネルストッパ領域は空乏層領域が１つの能動素子
（ａｃｔｉｖｅｄｅｖｉｃｅ）から他の能動素子まで広
がるのを遅くする。加えて、チャネルストッパ領域は、
フィールド酸化膜領域の上部を通る導電体によって生じ
る寄生デバイスがターンオンするのを防ぐ。最後に、チ
ャネルストッパ領域は、低電圧での高い電流消費を生じ
させる表面の漏れ電流を除去するのに役立つ。
【０００４】
【発明が解決しようとする課題】これらの利点にもかか
わらず、チャネルストッパ工程はなお固有の問題を抱え
ている。その問題の一つは、能動デバイスの領域と相補
構造（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｓｔｒｕｃｔｕｒ
ｅ）における逆型のウエル領域からチャネルストッパ注
入を遮蔽する（ｍａｓｋ）ために行われる必要があるフ
ォトリソグラフィやマスキング工程である。ｐ型とｎ型
のチャネルストッパ領域の両方を必要とするＣＭＯＳデ
バイスでは、典型的には二つのマスキング工程が必要で
ある。それぞれのマスキング工程は、コストを高め、製
造工程を複雑にする。
わらず、チャネルストッパ工程はなお固有の問題を抱え
ている。その問題の一つは、能動デバイスの領域と相補
構造（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｓｔｒｕｃｔｕｒ
ｅ）における逆型のウエル領域からチャネルストッパ注
入を遮蔽する（ｍａｓｋ）ために行われる必要があるフ
ォトリソグラフィやマスキング工程である。ｐ型とｎ型
のチャネルストッパ領域の両方を必要とするＣＭＯＳデ
バイスでは、典型的には二つのマスキング工程が必要で
ある。それぞれのマスキング工程は、コストを高め、製
造工程を複雑にする。
【０００５】加えて、注入工程のコントロールとチャネ
ルストッパ領域の形成が、しばしば問題となる。チャネ
ルストッパ注入は最も典型的にはフィールド酸化の前に
行われるので、前記コントロールの問題は、酸化工程で
消費されるのを避けるために十分なエネルギおよびドー
ズ量による注入を行うことである。例えば、ボロン注入
量は５Ｅ１２ないし５Ｅ１３原子／ｃｍ２のオーダー、
注入エネルギは６０，０００ないし１００，０００エレ
クトロンボルト（６０ないし１００ｋｅＶ）である。し
かしながら、ボロン濃度がソース／ドレイン対基板間の
容量の増加と降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔ
ａｇｅｓ）の低下を引き起こすほど高くならないよう注
意を払わねばならない。
ルストッパ領域の形成が、しばしば問題となる。チャネ
ルストッパ注入は最も典型的にはフィールド酸化の前に
行われるので、前記コントロールの問題は、酸化工程で
消費されるのを避けるために十分なエネルギおよびドー
ズ量による注入を行うことである。例えば、ボロン注入
量は５Ｅ１２ないし５Ｅ１３原子／ｃｍ２のオーダー、
注入エネルギは６０，０００ないし１００，０００エレ
クトロンボルト（６０ないし１００ｋｅＶ）である。し
かしながら、ボロン濃度がソース／ドレイン対基板間の
容量の増加と降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔ
ａｇｅｓ）の低下を引き起こすほど高くならないよう注
意を払わねばならない。
【０００６】もう一つの問題は、添加不純物の広がり
（ｓｐｒｅａｄｉｎｇ）、あるいは横方向への拡散（ｌ
ａｔｅｒａｌ ｄｉｆｆｕｓｉｏｎ）である。添加不純
物の横方向への拡散は、能動領域（ａｃｔｉｖｅ ａｒ
ｅａｓ）への侵入（ｅｎｃｒｏａｃｈｍｅｎｔ）をもた
らす。この侵入は、フィールド酸化膜の端部付近のチャ
ネル領域におけるチャネルストッパ添加不純物の表面濃
度を非常に高くし、その領域におけるしきい値電圧（Ｖ
ｔ）の増加を引き起こす。したがって、チャネルの幅方
向に沿った電気伝導度または導電率はフィールド酸化膜
からの距離の関数として変化する。このことはデバイス
形状が収縮するに応じて特にクリティカル（ｃｒｉｔｉ
ｃａｌ）になり、それは設計上の考慮事項よりもむしろ
デバイスのサイズに基づいたデバイスのＶｔの変化をも
たらすからである。
（ｓｐｒｅａｄｉｎｇ）、あるいは横方向への拡散（ｌ
ａｔｅｒａｌ ｄｉｆｆｕｓｉｏｎ）である。添加不純
物の横方向への拡散は、能動領域（ａｃｔｉｖｅ ａｒ
ｅａｓ）への侵入（ｅｎｃｒｏａｃｈｍｅｎｔ）をもた
らす。この侵入は、フィールド酸化膜の端部付近のチャ
ネル領域におけるチャネルストッパ添加不純物の表面濃
度を非常に高くし、その領域におけるしきい値電圧（Ｖ
ｔ）の増加を引き起こす。したがって、チャネルの幅方
向に沿った電気伝導度または導電率はフィールド酸化膜
からの距離の関数として変化する。このことはデバイス
形状が収縮するに応じて特にクリティカル（ｃｒｉｔｉ
ｃａｌ）になり、それは設計上の考慮事項よりもむしろ
デバイスのサイズに基づいたデバイスのＶｔの変化をも
たらすからである。
【０００７】酸化工程と関連した問題は、チャネルスト
ッパ注入を酸化段階の後に行うことで取り除ける。しか
しながらこれは困難な、０．８ミクロン（μｍ）の酸化
物層に対して４００ｋｅＶのオーダーの高いエネルギの
注入を必要とする。そのような高いエネルギレベルで
は、能動領域（ａｃｔｉｖｅ ａｒｅａ）をマスクする
ために用いられる材料はひどく劣化し、従ってこれらを
除去するために特別な工程が必要となる。
ッパ注入を酸化段階の後に行うことで取り除ける。しか
しながらこれは困難な、０．８ミクロン（μｍ）の酸化
物層に対して４００ｋｅＶのオーダーの高いエネルギの
注入を必要とする。そのような高いエネルギレベルで
は、能動領域（ａｃｔｉｖｅ ａｒｅａ）をマスクする
ために用いられる材料はひどく劣化し、従ってこれらを
除去するために特別な工程が必要となる。
【０００８】従って、実際のチャネルストッパ注入を行
うときに一般的に用いられる余分なマスキング工程なし
に、チャネルストッパ注入の効果を提供する方法が必要
とされている。加えて、フィールド酸化工程によって引
き起こされる添加不純物の再分布（ｒｅｄｉｓｔｒｉｂ
ｕｔｉｏｎ）とセグリゲーション（ｓｅｇｒｅｇａｔｉ
ｏｎ）の影響を生じずにチャネルストッパ注入の効果を
提供する方法も必要とされている。最後に、設計上の考
慮事項に基づいた一貫したしきい値電圧をもつ小さな形
状のデバイスを製造する方法も必要とされている。
うときに一般的に用いられる余分なマスキング工程なし
に、チャネルストッパ注入の効果を提供する方法が必要
とされている。加えて、フィールド酸化工程によって引
き起こされる添加不純物の再分布（ｒｅｄｉｓｔｒｉｂ
ｕｔｉｏｎ）とセグリゲーション（ｓｅｇｒｅｇａｔｉ
ｏｎ）の影響を生じずにチャネルストッパ注入の効果を
提供する方法も必要とされている。最後に、設計上の考
慮事項に基づいた一貫したしきい値電圧をもつ小さな形
状のデバイスを製造する方法も必要とされている。
【０００９】
【課題を解決するための手段】本発明の第１の態樣で
は、半導体基板（１０）を提供する段階と、前記半導体
基板（１０）に第１導電型の複数の第１ウエル領域（１
２）を形成する段階と、前記複数のウエル領域（１２）
の内の少なくとも１つのウエル領域に少なくとも１つの
能動領域を画定する酸化膜領域（３８，３９）を熱的に
形成する段階と、そして前記少なくとも１つの能動領域
に前記第１導電型の少なくとも１つのドープ領域（６
２）を形成する段階であって、前記少なくとも１つのド
ープ領域（６２）はチャネルストッパ注入効果を提供す
るために前記酸化膜領域（３８，３９）に自己整合され
る前記段階、を具備する自己整合フィールド注入（１３
０）を用いる半導体デバイスの製造方法が提供される。
は、半導体基板（１０）を提供する段階と、前記半導体
基板（１０）に第１導電型の複数の第１ウエル領域（１
２）を形成する段階と、前記複数のウエル領域（１２）
の内の少なくとも１つのウエル領域に少なくとも１つの
能動領域を画定する酸化膜領域（３８，３９）を熱的に
形成する段階と、そして前記少なくとも１つの能動領域
に前記第１導電型の少なくとも１つのドープ領域（６
２）を形成する段階であって、前記少なくとも１つのド
ープ領域（６２）はチャネルストッパ注入効果を提供す
るために前記酸化膜領域（３８，３９）に自己整合され
る前記段階、を具備する自己整合フィールド注入（１３
０）を用いる半導体デバイスの製造方法が提供される。
【００１０】この場合、前記第１導電型の少なくとも１
つのドープ領域（６２）を形成する段階がさらに横方向
に区分されたドープ領域（６２′）を形成する段階を具
備すると好都合である。
つのドープ領域（６２）を形成する段階がさらに横方向
に区分されたドープ領域（６２′）を形成する段階を具
備すると好都合である。
【００１１】更に本発明の第２の態樣では、半導体基板
（１０）と、前記半導体基板（１０）における、バーズ
ビーク領域（６４）を備えた、熱酸化により形成された
複数の酸化膜領域（３８，３９，４０）と、前記複数の
酸化膜領域（３８，３９，４０）の少なくとも１つによ
って画定された少なくとも１つの能動領域と、そして前
記複数の酸化膜領域（３８，３９，４０）の前記少なく
とも１つに隣接して整列され、チャネルストッパ注入効
果を提供するために前記バーズビーク領域（６４）の少
なくとも一部の下に前記少なくとも１つの能動領域から
延在する、第１導電型もしくは第２導電型の少なくとも
１つのドープ領域（６２）、を具備するフィールド注入
（１３０）を用いる半導体デバイスが提供される。
（１０）と、前記半導体基板（１０）における、バーズ
ビーク領域（６４）を備えた、熱酸化により形成された
複数の酸化膜領域（３８，３９，４０）と、前記複数の
酸化膜領域（３８，３９，４０）の少なくとも１つによ
って画定された少なくとも１つの能動領域と、そして前
記複数の酸化膜領域（３８，３９，４０）の前記少なく
とも１つに隣接して整列され、チャネルストッパ注入効
果を提供するために前記バーズビーク領域（６４）の少
なくとも一部の下に前記少なくとも１つの能動領域から
延在する、第１導電型もしくは第２導電型の少なくとも
１つのドープ領域（６２）、を具備するフィールド注入
（１３０）を用いる半導体デバイスが提供される。
【００１２】更に本発明の第３の態樣では、半導体基板
（１０）と、前記半導体基板（１０）における第１導電
型および第１濃度の複数の第１ウエル領域（１２）と、
前記半導体基板（１０）における第２導電型および前記
第２導電型が第１濃度である複数の第２ウエル領域（１
４）と、前記複数の第１ウエル領域（１２）と前記複数
の第２ウエル領域（１４）における複数の酸化膜領域
（３８，３９，４０）であって、熱酸化によって形成さ
れる前記複数の酸化膜領域（３８，３９，４０）と、前
記複数の第１ウエル領域（１２）と前記複数の第２ウエ
ル領域（１４）のそれぞれにおける少なくとも一つの能
動領域であって、前記複数の酸化膜領域（３８，３９，
４０）の少なくとも１つによって画定されている前記少
なくとも１つの能動領域と、そして実質的に前記複数の
第１ウエル領域（１２）における前記少なくとも一つの
能動領域のそれぞれの中にある第１導電型で第２濃度の
少なくとも１つのドープ領域（６２）であって、前記第
２濃度が前記第１濃度より大きく、前記複数の酸化膜領
域（３８，３９，４０）のそれぞれに隣接した前記少な
くとも１つのドープ領域（６２）、を具備するアイソレ
ート半導体デバイスが提供される。
（１０）と、前記半導体基板（１０）における第１導電
型および第１濃度の複数の第１ウエル領域（１２）と、
前記半導体基板（１０）における第２導電型および前記
第２導電型が第１濃度である複数の第２ウエル領域（１
４）と、前記複数の第１ウエル領域（１２）と前記複数
の第２ウエル領域（１４）における複数の酸化膜領域
（３８，３９，４０）であって、熱酸化によって形成さ
れる前記複数の酸化膜領域（３８，３９，４０）と、前
記複数の第１ウエル領域（１２）と前記複数の第２ウエ
ル領域（１４）のそれぞれにおける少なくとも一つの能
動領域であって、前記複数の酸化膜領域（３８，３９，
４０）の少なくとも１つによって画定されている前記少
なくとも１つの能動領域と、そして実質的に前記複数の
第１ウエル領域（１２）における前記少なくとも一つの
能動領域のそれぞれの中にある第１導電型で第２濃度の
少なくとも１つのドープ領域（６２）であって、前記第
２濃度が前記第１濃度より大きく、前記複数の酸化膜領
域（３８，３９，４０）のそれぞれに隣接した前記少な
くとも１つのドープ領域（６２）、を具備するアイソレ
ート半導体デバイスが提供される。
【００１３】この場合、更に実質的に前記複数の第２ウ
エル領域（１４）における前記少なくとも１つの能動領
域の中にある第２導電型で第２濃度の少なくとも１つの
ドープ領域を含み、前記第２濃度が前記第１濃度より大
きく、前記少なくとも１つのドープ領域が前記複数の酸
化膜領域（３８，３９，４０）のそれぞれに隣接するよ
う構成すると好都合である。
エル領域（１４）における前記少なくとも１つの能動領
域の中にある第２導電型で第２濃度の少なくとも１つの
ドープ領域を含み、前記第２濃度が前記第１濃度より大
きく、前記少なくとも１つのドープ領域が前記複数の酸
化膜領域（３８，３９，４０）のそれぞれに隣接するよ
う構成すると好都合である。
【００１４】
【発明の実施の形態】本発明の方法は広範囲の種類の半
導体の製造工程に応用可能である。理解を簡単にするた
め、ポリバッファード（ｐｏｌｙ ｂｕｆｆｅｒｅｄ）
ＬＯＣＯＳ（ＰＢＬ）工程を利用したＣＭＯＳプロセス
を、本発明の一実施形態の各工程を説明するために選択
している。ＰＢＬ工程は説明のためだけに選んで用いら
れる、多くのＬＯＣＯＳ派生工程の一つにすぎないこと
が理解されよう。示されてはいないけれども、ここに記
述されている方法はＮＭＯＳ，ＰＭＯＳあるいはＢｉＣ
ＭＯＳデバイスの製造工程にも応用可能であることは理
解されよう。更に、第１導電型の複数の第１ウエル領域
と第２導電型の複数の第２ウエル領域を図示している
が、図示と理解を簡単にするために、それぞれの導電型
について一つのウエルにつき説明する。電流デバイス
（ｃｕｒｒｅｎｔ ｄｅｖｉｃｅ）の製造工程では、し
ばしば基板上にエピタキシャル層を成長させるが、本発
明はまたエピタキシャル層を含んだ構造にも適用可能で
ある。
導体の製造工程に応用可能である。理解を簡単にするた
め、ポリバッファード（ｐｏｌｙ ｂｕｆｆｅｒｅｄ）
ＬＯＣＯＳ（ＰＢＬ）工程を利用したＣＭＯＳプロセス
を、本発明の一実施形態の各工程を説明するために選択
している。ＰＢＬ工程は説明のためだけに選んで用いら
れる、多くのＬＯＣＯＳ派生工程の一つにすぎないこと
が理解されよう。示されてはいないけれども、ここに記
述されている方法はＮＭＯＳ，ＰＭＯＳあるいはＢｉＣ
ＭＯＳデバイスの製造工程にも応用可能であることは理
解されよう。更に、第１導電型の複数の第１ウエル領域
と第２導電型の複数の第２ウエル領域を図示している
が、図示と理解を簡単にするために、それぞれの導電型
について一つのウエルにつき説明する。電流デバイス
（ｃｕｒｒｅｎｔ ｄｅｖｉｃｅ）の製造工程では、し
ばしば基板上にエピタキシャル層を成長させるが、本発
明はまたエピタキシャル層を含んだ構造にも適用可能で
ある。
【００１５】図１は製造の初期段階のＣＭＯＳ半導体装
置の一部である。半導体基板１０は、主面（ｍａｊｏｒ
ｓｕｒｆａｃｅ）１６を有し、ｐウエル１２およびｎ
ウエル１４がその中に形成された基板である。基板１０
は第１導電型、例えばｐ型、の基板であり、製造するデ
バイスの種類に対して特に調整した抵抗率を生じるよう
な第１の濃度をもっている。例えば図１に描かれている
構造は、典型的にはおよそ１４ないし２２オームセンチ
メートルの範囲の抵抗率をもっている。記述されている
実施形態では、ｐウエル１２は第１導電型の領域、ｎウ
エル１４は第２導電型の領域で、基板１０とは異なる添
加不純物濃度をもっている。例えば基板１０において、
ｐウエルは、典型的には６ないし９Ｅ１２原子／ｃｍ２
のドーズ量のボロンを２５ないし５０ｋｅＶのエネルギ
でドープした第２の濃度の領域である。再び基板１０を
参照すると、ｎウエル１４は典型的には６ないし９Ｅ１
２原子／ｃｍ２のドーズ量の燐（ｐｈｏｓｐｈｏｒｕ
ｓ）を８０ないし１５０ｋｅＶのエネルギでドープした
領域である。当業者に良く知られているいくつかの技術
のどれか一つを使用して、これらの添加不純物材料と濃
度でｐウエル１２とｎウエル１４を形成する。例えば、
固体や気体の添加不純物源を利用した種々の形式のマス
ク拡散（ｍａｓｋｅｄ ｄｉｆｆｕｓｉｏｎ）やイオン
注入の工程を首尾よく用いることができる。
置の一部である。半導体基板１０は、主面（ｍａｊｏｒ
ｓｕｒｆａｃｅ）１６を有し、ｐウエル１２およびｎ
ウエル１４がその中に形成された基板である。基板１０
は第１導電型、例えばｐ型、の基板であり、製造するデ
バイスの種類に対して特に調整した抵抗率を生じるよう
な第１の濃度をもっている。例えば図１に描かれている
構造は、典型的にはおよそ１４ないし２２オームセンチ
メートルの範囲の抵抗率をもっている。記述されている
実施形態では、ｐウエル１２は第１導電型の領域、ｎウ
エル１４は第２導電型の領域で、基板１０とは異なる添
加不純物濃度をもっている。例えば基板１０において、
ｐウエルは、典型的には６ないし９Ｅ１２原子／ｃｍ２
のドーズ量のボロンを２５ないし５０ｋｅＶのエネルギ
でドープした第２の濃度の領域である。再び基板１０を
参照すると、ｎウエル１４は典型的には６ないし９Ｅ１
２原子／ｃｍ２のドーズ量の燐（ｐｈｏｓｐｈｏｒｕ
ｓ）を８０ないし１５０ｋｅＶのエネルギでドープした
領域である。当業者に良く知られているいくつかの技術
のどれか一つを使用して、これらの添加不純物材料と濃
度でｐウエル１２とｎウエル１４を形成する。例えば、
固体や気体の添加不純物源を利用した種々の形式のマス
ク拡散（ｍａｓｋｅｄ ｄｉｆｆｕｓｉｏｎ）やイオン
注入の工程を首尾よく用いることができる。
【００１６】半導体基板１０は半導体ウエハ上に横たわ
るエピタキシャルシリコン層と該エピタキシャル層内に
形成されたウエル領域を備えたものであることも理解さ
れよう。加えて、図１に示されているツインウエル構造
は可能な唯一のＣＭＯＳ構造ではなく、むしろ例示的な
目的のための都合のよい手段として用いていることは理
解されよう。例えば、ｐ型基板１０において、第２導電
型の単一の領域、例えばｎウエル１４、の形成はＣＭＯ
Ｓトランジスタの引き続く形成を可能にするであろう。
あるいはかわりに、基板１０は単一のｐウエル１２だけ
を形成したｎ型の基板とすることもできる。したがっ
て、本発明の方法は、エピタキシャルシリコン層を備え
たあるいは備えない、基板とウエルとの任意の組み合わ
せに対して同様の容易さと利点を備えて実施することが
できることが理解されよう。
るエピタキシャルシリコン層と該エピタキシャル層内に
形成されたウエル領域を備えたものであることも理解さ
れよう。加えて、図１に示されているツインウエル構造
は可能な唯一のＣＭＯＳ構造ではなく、むしろ例示的な
目的のための都合のよい手段として用いていることは理
解されよう。例えば、ｐ型基板１０において、第２導電
型の単一の領域、例えばｎウエル１４、の形成はＣＭＯ
Ｓトランジスタの引き続く形成を可能にするであろう。
あるいはかわりに、基板１０は単一のｐウエル１２だけ
を形成したｎ型の基板とすることもできる。したがっ
て、本発明の方法は、エピタキシャルシリコン層を備え
たあるいは備えない、基板とウエルとの任意の組み合わ
せに対して同様の容易さと利点を備えて実施することが
できることが理解されよう。
【００１７】再び図１を参照すると、酸化物層２０とポ
リシリコン層２２が主面１６上に横たわって示されてい
る。窒化シリコン層２４とマスク層２６がポリシリコン
層２２上に横たわって形成され、フィールド開孔部２
７，２８，２９が形成されるようにパターンニングした
工程の後の図が描かれている。図１に描かれているよう
な酸化物とポリシリコンと窒化物層の組み合わせはＰＢ
Ｌ構造の典型的な先駆例（ｐｒｅｃｕｒｓｏｒ）であ
る。主面１６上に重なって示されているそれぞれの層の
形成と、フィールド開孔部２７，２８，２９を形成する
ための層２４，２６のパターンニングは、半導体のプロ
セス技術でよく知られた方法を用いて成し遂げられる。
リシリコン層２２が主面１６上に横たわって示されてい
る。窒化シリコン層２４とマスク層２６がポリシリコン
層２２上に横たわって形成され、フィールド開孔部２
７，２８，２９が形成されるようにパターンニングした
工程の後の図が描かれている。図１に描かれているよう
な酸化物とポリシリコンと窒化物層の組み合わせはＰＢ
Ｌ構造の典型的な先駆例（ｐｒｅｃｕｒｓｏｒ）であ
る。主面１６上に重なって示されているそれぞれの層の
形成と、フィールド開孔部２７，２８，２９を形成する
ための層２４，２６のパターンニングは、半導体のプロ
セス技術でよく知られた方法を用いて成し遂げられる。
【００１８】図２に移ると、マスク層２６を取り除き、
チャネルストッパ開孔部３２，３４を形成するため、お
よびｎウエル１４を完全にマスキングするために、第２
マスク層３０を形成しかつパターンニングした後の、従
来技術の工程が示されている。チャネルストッパ開孔部
３２は図１に示されているフィールド開孔部２７の位置
とほぼ対応しており、かつチャネルストッパ開孔部３４
は図１のフィールド開孔部２８の中でｐウエル１２の範
囲内にある部分にほぼ一致している。チャネルストッパ
領域３６と３７は開孔部３２と３４それぞれにチャネル
ストッパ注入１００を行うことで形成される。典型的に
は、比較的高ドーズ量のボロン、５Ｅ１２ないし５Ｅ１
３原子／ｃｍ２を、６０ないし１００ｋｅＶのエネルギ
で注入し、チャネルストッパ領域３６と３７を形成す
る。発明が解決しようとする課題の項で示したように、
従来技術で一般的なそのような高ドーズ量のボロンの注
入は、許容できるフィールドしきい値電圧を有する場合
過度の横方向拡散のために能動デバイス（ａｃｔｉｖｅ
ｄｅｖｉｃｅ）のしきい値の変化を引き起こすととも
に、降伏電圧を引き下げかつソース／ドレイン容量を増
加させる。ここには示されていないが、付加的なマスキ
ング工程とイオン注入工程がｎウエル領域１４にチャネ
ルストッパ領域を形成するために使用できる。
チャネルストッパ開孔部３２，３４を形成するため、お
よびｎウエル１４を完全にマスキングするために、第２
マスク層３０を形成しかつパターンニングした後の、従
来技術の工程が示されている。チャネルストッパ開孔部
３２は図１に示されているフィールド開孔部２７の位置
とほぼ対応しており、かつチャネルストッパ開孔部３４
は図１のフィールド開孔部２８の中でｐウエル１２の範
囲内にある部分にほぼ一致している。チャネルストッパ
領域３６と３７は開孔部３２と３４それぞれにチャネル
ストッパ注入１００を行うことで形成される。典型的に
は、比較的高ドーズ量のボロン、５Ｅ１２ないし５Ｅ１
３原子／ｃｍ２を、６０ないし１００ｋｅＶのエネルギ
で注入し、チャネルストッパ領域３６と３７を形成す
る。発明が解決しようとする課題の項で示したように、
従来技術で一般的なそのような高ドーズ量のボロンの注
入は、許容できるフィールドしきい値電圧を有する場合
過度の横方向拡散のために能動デバイス（ａｃｔｉｖｅ
ｄｅｖｉｃｅ）のしきい値の変化を引き起こすととも
に、降伏電圧を引き下げかつソース／ドレイン容量を増
加させる。ここには示されていないが、付加的なマスキ
ング工程とイオン注入工程がｎウエル領域１４にチャネ
ルストッパ領域を形成するために使用できる。
【００１９】図３は第２マスク層３０を除去し、フィー
ルド酸化膜領域３８，３９，４０を形成したあとの従来
技術の工程を描いたものである。酸化膜領域３８，３
９，４０を形成し、図２のチャネルストッパ領域３６，
３７の添加不純物を再分布させ（ｒｅｄｉｓｔｒｉｂｕ
ｔｅ）、結果として再分布したチャネルストッパ領域４
２，４３を形成するために高温の熱酸化工程が用いられ
る。酸化膜領域３８，３９，４０の形成は、ｐウエル１
２とｎウエル１４内にある能動領域（ａｃｔｉｖｅ ａ
ｒｅａｓ）の外側の境界を画定し、例えば酸化膜領域３
８と３９の間に能動領域４１が形成される。
ルド酸化膜領域３８，３９，４０を形成したあとの従来
技術の工程を描いたものである。酸化膜領域３８，３
９，４０を形成し、図２のチャネルストッパ領域３６，
３７の添加不純物を再分布させ（ｒｅｄｉｓｔｒｉｂｕ
ｔｅ）、結果として再分布したチャネルストッパ領域４
２，４３を形成するために高温の熱酸化工程が用いられ
る。酸化膜領域３８，３９，４０の形成は、ｐウエル１
２とｎウエル１４内にある能動領域（ａｃｔｉｖｅ ａ
ｒｅａｓ）の外側の境界を画定し、例えば酸化膜領域３
８と３９の間に能動領域４１が形成される。
【００２０】従来技術の図４では、図３に示された、残
存酸化物層（ｒｅｍａｉｎｉｎｇｏｘｉｄｅ ｌａｙｅ
ｒ）２０、ポリシリコン層２２、窒化物層２４が除去さ
れている。ゲート酸化物層４６は主面１６上に横たわっ
て形成され、ゲートポリシリコン層４８はゲート酸化物
層４６の上に横たわって形成されている。ｐウエル１２
中のフィールド酸化膜領域３８，３９の間にデバイスの
チャネル開孔部５２をつくるために、第３のマスキング
層５０が形成される。第３のマスキング層５０は、不純
物をドープしたデバイスのチャネル領域５４を形成する
しきい値調整（Ｖｔ）注入１１０およびパンチスルー注
入（ｐｕｎｃｈｔｈｒｕ ｉｍｐｌａｎｔ）１２０の
間、基板１０のための注入マスクとして作用する。ＮＭ
ＯＳデバイスにおいては、Ｖｔ注入１１０は、典型的に
はおおよそ１Ｅ１１ないし１Ｅ１２原子／ｃｍ２のドー
ズ量のボロンをおおよそ１０ないし４０ｋｅＶのエネル
ギで注入して行う。パンチスルー注入１２０は、典型的
にはおおよそ５Ｅ１２ないし５Ｅ１３原子／ｃｍ２のド
ーズ量をおおよそ８０ないし１５０ｋｅＶ間のエネルギ
で注入する。従ってＶｔ注入１１０はｐウエル１２の表
面に近い第１の深さで添加不純物濃度の最大値を示す。
しかしパンチスルー注入１２０は、Ｖｔ注入の場合より
も深い第２の深さでピークドーパント濃度を生じ、この
場合該第２の深さは後の処理工程で形成されるソース／
ドレイン領域（ここでは示されていない）の深さと一致
したものとされる。
存酸化物層（ｒｅｍａｉｎｉｎｇｏｘｉｄｅ ｌａｙｅ
ｒ）２０、ポリシリコン層２２、窒化物層２４が除去さ
れている。ゲート酸化物層４６は主面１６上に横たわっ
て形成され、ゲートポリシリコン層４８はゲート酸化物
層４６の上に横たわって形成されている。ｐウエル１２
中のフィールド酸化膜領域３８，３９の間にデバイスの
チャネル開孔部５２をつくるために、第３のマスキング
層５０が形成される。第３のマスキング層５０は、不純
物をドープしたデバイスのチャネル領域５４を形成する
しきい値調整（Ｖｔ）注入１１０およびパンチスルー注
入（ｐｕｎｃｈｔｈｒｕ ｉｍｐｌａｎｔ）１２０の
間、基板１０のための注入マスクとして作用する。ＮＭ
ＯＳデバイスにおいては、Ｖｔ注入１１０は、典型的に
はおおよそ１Ｅ１１ないし１Ｅ１２原子／ｃｍ２のドー
ズ量のボロンをおおよそ１０ないし４０ｋｅＶのエネル
ギで注入して行う。パンチスルー注入１２０は、典型的
にはおおよそ５Ｅ１２ないし５Ｅ１３原子／ｃｍ２のド
ーズ量をおおよそ８０ないし１５０ｋｅＶ間のエネルギ
で注入する。従ってＶｔ注入１１０はｐウエル１２の表
面に近い第１の深さで添加不純物濃度の最大値を示す。
しかしパンチスルー注入１２０は、Ｖｔ注入の場合より
も深い第２の深さでピークドーパント濃度を生じ、この
場合該第２の深さは後の処理工程で形成されるソース／
ドレイン領域（ここでは示されていない）の深さと一致
したものとされる。
【００２１】図５に移ると、本発明の方法におけるある
一段階の断面図が示されている。図５では、図１のマス
ク層２６を取り除きフィールド酸化工程が完了した後
の、図１と同様の構造が示されている。図３の従来技術
の構造と異なり、図５の構造は、図３に描かれている再
分布したチャネルストッパ領域４２，４３がない。した
がって本発明の方法は、図２に示されているような、第
２マスク層３０の形成とパターニング、および／または
チャネルストッパ領域を形成するためのチャネルストッ
パ注入１００が必要ない。加えてフィールド酸化膜領域
３８，３９，４０の形成のための酸化過程の間に前記チ
ャネルストッパ領域の再分布（ｒｅｄｉｓｔｒｉｂｕｔ
ｉｏｎ）も起きない。したがって、既に言及したような
チャネルストッパ領域の欠点が無くなったことが理解さ
れる。
一段階の断面図が示されている。図５では、図１のマス
ク層２６を取り除きフィールド酸化工程が完了した後
の、図１と同様の構造が示されている。図３の従来技術
の構造と異なり、図５の構造は、図３に描かれている再
分布したチャネルストッパ領域４２，４３がない。した
がって本発明の方法は、図２に示されているような、第
２マスク層３０の形成とパターニング、および／または
チャネルストッパ領域を形成するためのチャネルストッ
パ注入１００が必要ない。加えてフィールド酸化膜領域
３８，３９，４０の形成のための酸化過程の間に前記チ
ャネルストッパ領域の再分布（ｒｅｄｉｓｔｒｉｂｕｔ
ｉｏｎ）も起きない。したがって、既に言及したような
チャネルストッパ領域の欠点が無くなったことが理解さ
れる。
【００２２】図６には、本発明の一実施形態が示されて
いる。図５で描かれている残存酸化物層２０、ポリシリ
コン層２２、窒化物層２４は除去されている。ゲート酸
化物層４６が主面１６上に横たわって成長され、ゲート
ポリシリコン層４８がゲート酸化物層４６上に横たわっ
て形成されている。しかしながら従来技術と違って、第
１のオルタネートマスキング層（ａｌｔｅｒｎａｔｅ
ｍａｓｋｉｎｇ ｌａｙｅｒ）６０を、ｎウエル領域１
４だけをマスキングするために被着させパターニングす
る。３つの注入プロセスが組み合わされたフィールド注
入領域あるいは組み合わされたドープ領域６２をつくる
ために用いられる。Ｖｔ注入１１０とパンチスルー注入
１２０は図４に示される従来技術のプロセスとほぼ同じ
方法で行われ、加えてフィールド注入（ｆｉｅｌｄ ｉ
ｍｐｌａｎｔ）１３０がさらに行われる。フィールド注
入１３０は、パンチスルー注入１２０よりも深いところ
で添加不純物濃度の最大値を示す。図のようなＮＭＯＳ
の例では、おおよそ１Ｅ１２ないし１Ｅ１３原子／ｃｍ
２の範囲のドーズ量のボロンをおおよそ１５０ないし２
００ｋｅＶの範囲のエネルギで注入する。
いる。図５で描かれている残存酸化物層２０、ポリシリ
コン層２２、窒化物層２４は除去されている。ゲート酸
化物層４６が主面１６上に横たわって成長され、ゲート
ポリシリコン層４８がゲート酸化物層４６上に横たわっ
て形成されている。しかしながら従来技術と違って、第
１のオルタネートマスキング層（ａｌｔｅｒｎａｔｅ
ｍａｓｋｉｎｇ ｌａｙｅｒ）６０を、ｎウエル領域１
４だけをマスキングするために被着させパターニングす
る。３つの注入プロセスが組み合わされたフィールド注
入領域あるいは組み合わされたドープ領域６２をつくる
ために用いられる。Ｖｔ注入１１０とパンチスルー注入
１２０は図４に示される従来技術のプロセスとほぼ同じ
方法で行われ、加えてフィールド注入（ｆｉｅｌｄ ｉ
ｍｐｌａｎｔ）１３０がさらに行われる。フィールド注
入１３０は、パンチスルー注入１２０よりも深いところ
で添加不純物濃度の最大値を示す。図のようなＮＭＯＳ
の例では、おおよそ１Ｅ１２ないし１Ｅ１３原子／ｃｍ
２の範囲のドーズ量のボロンをおおよそ１５０ないし２
００ｋｅＶの範囲のエネルギで注入する。
【００２３】図に描かれているように、組み合わされた
ドープ領域６２はフィールド酸化膜領域３８，３９の
下、特にバーズビーク領域（ｂｉｒｄ′ｓ ｂｅａｋ
ａｒｅａｓ）６４の一部分の下で、いくばくかの距離を
もって広がっている。当業者には公知のように、フィー
ルド酸化膜領域３８，３９の厚みは、各領域３８，３９
のバーズビーク領域６４において変動する。従って、注
入のマスキング効果は前記厚みの変化とともに変わるで
あろう。酸化膜が厚くなればなるほどマスキング効果は
大きくなる。従って、バーズビーク領域６４がフィール
ド酸化膜領域３８，３９の全厚みに達しているような領
域では、フィールド注入１３０はほぼ完全にマスキング
される。また、Ｖｔ注入１１０とパンチスルー注入１２
０もフィールド酸化膜領域３８，３９によってマスキン
グされ、かつこれらの注入はより低エネルギで行われる
ので、バーズビーク領域６４においてフィールド注入１
３０の場合よりも添加不純物の浸透（ｐｅｎｅｔｒａｔ
ｉｏｎ）は少ないことは明白である。最後にフィールド
注入１３０は酸化膜領域３８，３９のエッジに関して自
己整合され、従って組み合わされたドープ領域６２がフ
ィールド酸化膜領域３８，３９でマスキングされないｐ
ウエル１２の領域でだけ形成される、自己整合フィール
ド注入構造（ｓｅｌｆ−ａｌｉｇｎｅｄ ｆｉｅｌｄ
ｉｍｐｌａｎｔｓｔｒｕｃｔｕｒｅ）が形成されること
が理解される。
ドープ領域６２はフィールド酸化膜領域３８，３９の
下、特にバーズビーク領域（ｂｉｒｄ′ｓ ｂｅａｋ
ａｒｅａｓ）６４の一部分の下で、いくばくかの距離を
もって広がっている。当業者には公知のように、フィー
ルド酸化膜領域３８，３９の厚みは、各領域３８，３９
のバーズビーク領域６４において変動する。従って、注
入のマスキング効果は前記厚みの変化とともに変わるで
あろう。酸化膜が厚くなればなるほどマスキング効果は
大きくなる。従って、バーズビーク領域６４がフィール
ド酸化膜領域３８，３９の全厚みに達しているような領
域では、フィールド注入１３０はほぼ完全にマスキング
される。また、Ｖｔ注入１１０とパンチスルー注入１２
０もフィールド酸化膜領域３８，３９によってマスキン
グされ、かつこれらの注入はより低エネルギで行われる
ので、バーズビーク領域６４においてフィールド注入１
３０の場合よりも添加不純物の浸透（ｐｅｎｅｔｒａｔ
ｉｏｎ）は少ないことは明白である。最後にフィールド
注入１３０は酸化膜領域３８，３９のエッジに関して自
己整合され、従って組み合わされたドープ領域６２がフ
ィールド酸化膜領域３８，３９でマスキングされないｐ
ウエル１２の領域でだけ形成される、自己整合フィール
ド注入構造（ｓｅｌｆ−ａｌｉｇｎｅｄ ｆｉｅｌｄ
ｉｍｐｌａｎｔｓｔｒｕｃｔｕｒｅ）が形成されること
が理解される。
【００２４】またここでは示していないけれども、パン
チスルー注入１２０とフィールド注入１３０を組み合わ
せて、ひとつのフィールド／パンチスルー注入（ｆｉｅ
ｌｄ／ｐｕｎｃｈｔｈｒｕ ｉｍｐｌａｎｔ）にするこ
とも可能である。このような組み合わせは、組み合わさ
れたドープ領域６２の添加不純物のプロフィールを微調
整する必要はあるが、製造工程で必要な処理工程数を減
少させる。当業者なら理解できるように、そのような組
み合わせは、製造のコストと単純さをデバイスの性能と
比較して選択される。従って注入を個別に行うか、ある
いは組み合わされた注入を使用するかはケースバイケー
スのベースで決められる。
チスルー注入１２０とフィールド注入１３０を組み合わ
せて、ひとつのフィールド／パンチスルー注入（ｆｉｅ
ｌｄ／ｐｕｎｃｈｔｈｒｕ ｉｍｐｌａｎｔ）にするこ
とも可能である。このような組み合わせは、組み合わさ
れたドープ領域６２の添加不純物のプロフィールを微調
整する必要はあるが、製造工程で必要な処理工程数を減
少させる。当業者なら理解できるように、そのような組
み合わせは、製造のコストと単純さをデバイスの性能と
比較して選択される。従って注入を個別に行うか、ある
いは組み合わされた注入を使用するかはケースバイケー
スのベースで決められる。
【００２５】図７に移ると、本発明の別の実施形態が示
されている。図６に示されている実施形態と比較して、
ｐウエル１２の能動領域においてソースとドレイン領域
６６をマスキングするために別のマスキング層６０′が
更にパターニングされている。Ｖｔ注入１１０，パンチ
スルー注入１２０，フィールド注入１３０が全て図６の
実施形態に関して説明したように行われている。しかし
ながら、領域６６は全ての注入工程の間マスキングされ
ているので、横方向に区分された、組み合わされたドー
プ領域６２′が形成される。しかしながら、このような
横方向の区分は、組み合わされたドープ領域６２′中の
添加不純物の相対的な分布には影響を与えず、それぞれ
の注入工程の添加不純物濃度が最大値を示す相対的な位
置も前に述べたものと一致している。加えて組み合わさ
れたドープ領域６２′はフィールド酸化膜領域３８，３
９に関して自己整合されており、バーズビーク領域６４
の下で、前に述べたようにバーズビーク領域６４におけ
るフィールド酸化膜の厚みと一致する程度の領域まで広
がっている。図６の実施形態の様に、図７の実施形態に
対しても、パンチスルー注入１２０とフィールド注入１
３０を別々に行う代わりに、二つを組み合わせたパンチ
スルー／フィールド注入１４０（図には示していない）
を行っても良い。
されている。図６に示されている実施形態と比較して、
ｐウエル１２の能動領域においてソースとドレイン領域
６６をマスキングするために別のマスキング層６０′が
更にパターニングされている。Ｖｔ注入１１０，パンチ
スルー注入１２０，フィールド注入１３０が全て図６の
実施形態に関して説明したように行われている。しかし
ながら、領域６６は全ての注入工程の間マスキングされ
ているので、横方向に区分された、組み合わされたドー
プ領域６２′が形成される。しかしながら、このような
横方向の区分は、組み合わされたドープ領域６２′中の
添加不純物の相対的な分布には影響を与えず、それぞれ
の注入工程の添加不純物濃度が最大値を示す相対的な位
置も前に述べたものと一致している。加えて組み合わさ
れたドープ領域６２′はフィールド酸化膜領域３８，３
９に関して自己整合されており、バーズビーク領域６４
の下で、前に述べたようにバーズビーク領域６４におけ
るフィールド酸化膜の厚みと一致する程度の領域まで広
がっている。図６の実施形態の様に、図７の実施形態に
対しても、パンチスルー注入１２０とフィールド注入１
３０を別々に行う代わりに、二つを組み合わせたパンチ
スルー／フィールド注入１４０（図には示していない）
を行っても良い。
【００２６】従来技術のチャネルストッパ注入のアイソ
レーション効果は、チャネルストッパ領域４２，４３
（図４を参照）がそれぞれフィールド酸化膜領域３８，
３９の下にあることによるものである。本発明の実施形
態はこれと同じ結果を、（図６，７にみられる）フィー
ルド酸化膜領域３８，３９のバーズビーク領域６４の下
に組み合わされたドープ領域６２あるいは６２′の少な
くとも一部を提供することにより達成することが理解さ
れる。従ってそれぞれのフィールド酸化膜領域３８，３
９の一部分の周辺や下部に、チャネルストッパ効果を提
供する境界が形成されている。このことは空乏層領域の
広がりを遅らせ、寄生デバイスがターンオンするのを妨
げ、表面の漏れ電流を減少させる。
レーション効果は、チャネルストッパ領域４２，４３
（図４を参照）がそれぞれフィールド酸化膜領域３８，
３９の下にあることによるものである。本発明の実施形
態はこれと同じ結果を、（図６，７にみられる）フィー
ルド酸化膜領域３８，３９のバーズビーク領域６４の下
に組み合わされたドープ領域６２あるいは６２′の少な
くとも一部を提供することにより達成することが理解さ
れる。従ってそれぞれのフィールド酸化膜領域３８，３
９の一部分の周辺や下部に、チャネルストッパ効果を提
供する境界が形成されている。このことは空乏層領域の
広がりを遅らせ、寄生デバイスがターンオンするのを妨
げ、表面の漏れ電流を減少させる。
【００２７】図８は、種々のゲートバイアス下で測定し
た寄生フィールドトランジスタの電流値のグラフであ
る。図６の実施形態を利用して作製したサンプルデバイ
スが、チャネルストッパ注入工程を用いて作製した従来
技術のデバイスと比較されている。Ｙ軸２００はマイク
ロアンペア（μＡ）で、Ｘ軸３００はボルト（Ｖ）で表
示されている。実際には、本データは電流消費を測定し
ている間に電圧を増加させることにより採取した。１．
０μＡを発生させるのに必要な電圧値をそれぞれの試験
用デバイスについて記録し、表１にのせてある。加え
て、表１は注入量と注入エネルギの違いにより、グラフ
中のそれぞれの曲線と対応させて、従来技術工程を描い
てある曲線２６０とともにまとめてある。
た寄生フィールドトランジスタの電流値のグラフであ
る。図６の実施形態を利用して作製したサンプルデバイ
スが、チャネルストッパ注入工程を用いて作製した従来
技術のデバイスと比較されている。Ｙ軸２００はマイク
ロアンペア（μＡ）で、Ｘ軸３００はボルト（Ｖ）で表
示されている。実際には、本データは電流消費を測定し
ている間に電圧を増加させることにより採取した。１．
０μＡを発生させるのに必要な電圧値をそれぞれの試験
用デバイスについて記録し、表１にのせてある。加え
て、表１は注入量と注入エネルギの違いにより、グラフ
中のそれぞれの曲線と対応させて、従来技術工程を描い
てある曲線２６０とともにまとめてある。
【００２８】
【表１】 曲線番号 フィールド注入 フィールド注入 １μＡに ドーズ量 エネルギ 必要な電圧 （原子／ｃｍ２） （ｋｅＶ） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ２１０ １Ｅ１２ １５０ １２．３ ２２０ １Ｅ１２ １９０ １０．９ ２３０ ２Ｅ１２ １７０ １５．５ ２４０ ４Ｅ１２ １５０ ＞１６ ２５０ ４Ｅ１２ １９０ ＞１７ ２６０ ５Ｅ１２ １００ １４．４
【００２９】従来技術の工程を描いてある曲線２６０
を、本発明の一実施形態の種々のドーズ量と注入エネル
ギの曲線と比較すると、図６の実施形態が従来技術の工
程の場合と同様の添加不純物濃度の生成を可能にしてい
ることが分かる。実際に、曲線２６０は種々のテストサ
ンプルの範囲内に十分おさまっている。したがって従来
技術のプロセスの結果が達成でき、かつ本発明の実施形
態に固有のマスクと工程の数の減少が実現される。した
がって、従来技術の電流−電圧特性の形を保ったまま、
望みのしきい値電圧にあつらえることができる本発明の
実施形態の柔軟な性質が、はっきり示されている。
を、本発明の一実施形態の種々のドーズ量と注入エネル
ギの曲線と比較すると、図６の実施形態が従来技術の工
程の場合と同様の添加不純物濃度の生成を可能にしてい
ることが分かる。実際に、曲線２６０は種々のテストサ
ンプルの範囲内に十分おさまっている。したがって従来
技術のプロセスの結果が達成でき、かつ本発明の実施形
態に固有のマスクと工程の数の減少が実現される。した
がって、従来技術の電流−電圧特性の形を保ったまま、
望みのしきい値電圧にあつらえることができる本発明の
実施形態の柔軟な性質が、はっきり示されている。
【００３０】
【発明の効果】以上から、自己整合フィールド注入領域
（ｆｉｅｌｄ ｉｍｐｌａｎｔ ｒｅｇｉｏｎ）を作成
する新規な方法が提供されたことが理解されるべきであ
る。本発明の実施形態に従って形成された自己整合され
たフィールド領域は、高性能デバイスに要求されるアイ
ソレーション構造を完成させ、その結果、従来技術の手
法で生じるような欠点なしに、チャネルストッパ注入の
効果を提供する。従って、隔離フィールド領域をもち、
チャネルストッパなしにアイソレートされた半導体デバ
イスが、従来技術のチャネルストッパ工程よりも少ない
マスク工程によって作製できることが示された。加え
て、フィールド酸化の間に生じるチャネルストッパ添加
不純物の再分布とセグリゲーション（ｓｅｇｒｅｇａｔ
ｉｏｎ）の問題もまた取り除かれたことが示された。ま
たデバイスのアイソレーションが添加不純物の位置の厳
密な制御により達成でき、一貫したＶｔにより一貫した
性能のデバイスを作製する能力が極めて高められたこと
も示された。最後に、本発明の実施形態に基づいて作製
した寄生フィールドトランジスタのＶｔ性能が、従来技
術のチャネルストッパ工程を用いて作製した場合と同等
もしくはそれ以上のデバイス性能をもつことが可能なこ
とも示された。従って、高い歩留まりと関連する、製造
工程の単純化と低コスト化のための方法が提供された。
（ｆｉｅｌｄ ｉｍｐｌａｎｔ ｒｅｇｉｏｎ）を作成
する新規な方法が提供されたことが理解されるべきであ
る。本発明の実施形態に従って形成された自己整合され
たフィールド領域は、高性能デバイスに要求されるアイ
ソレーション構造を完成させ、その結果、従来技術の手
法で生じるような欠点なしに、チャネルストッパ注入の
効果を提供する。従って、隔離フィールド領域をもち、
チャネルストッパなしにアイソレートされた半導体デバ
イスが、従来技術のチャネルストッパ工程よりも少ない
マスク工程によって作製できることが示された。加え
て、フィールド酸化の間に生じるチャネルストッパ添加
不純物の再分布とセグリゲーション（ｓｅｇｒｅｇａｔ
ｉｏｎ）の問題もまた取り除かれたことが示された。ま
たデバイスのアイソレーションが添加不純物の位置の厳
密な制御により達成でき、一貫したＶｔにより一貫した
性能のデバイスを作製する能力が極めて高められたこと
も示された。最後に、本発明の実施形態に基づいて作製
した寄生フィールドトランジスタのＶｔ性能が、従来技
術のチャネルストッパ工程を用いて作製した場合と同等
もしくはそれ以上のデバイス性能をもつことが可能なこ
とも示された。従って、高い歩留まりと関連する、製造
工程の単純化と低コスト化のための方法が提供された。
【図１】従来技術と本発明の実施形態に共通の工程段階
の半導体ウエハの一部分の断面図である。
の半導体ウエハの一部分の断面図である。
【図２】チャネルストッパ注入を必要とする従来技術の
工程段階を示す半導体ウエハの一部分の断面図である。
工程段階を示す半導体ウエハの一部分の断面図である。
【図３】チャネルストッパ注入を必要とする従来技術の
工程段階を示す半導体ウエハの一部分の断面図である。
工程段階を示す半導体ウエハの一部分の断面図である。
【図４】チャネルストッパ注入を必要とする従来技術の
工程段階を示す半導体ウエハの一部分の断面図である。
工程段階を示す半導体ウエハの一部分の断面図である。
【図５】本発明の一実施形態の工程段階を示す半導体ウ
エハの一部分の断面図である。
エハの一部分の断面図である。
【図６】本発明の一実施形態の工程段階を示す半導体ウ
エハの一部分の断面図である。
エハの一部分の断面図である。
【図７】本発明の別の実施形態を示す半導体ウエハの一
部分の断面図である。
部分の断面図である。
【図８】本発明の一実施形態のフィールドトランジスタ
のしきい値電圧を典型的な従来技術のデバイスと比較し
た電流−電圧特性のグラフである。
のしきい値電圧を典型的な従来技術のデバイスと比較し
た電流−電圧特性のグラフである。
１０ 半導体基板 １２ ｐウエル １４ ｎウエル １６ 主面 ２０ 酸化物層 ２２ ポリシリコン層 ２４ シリコン窒化膜 ２６ マスク層 ２７，２８，２９ フィールド開孔部 ３０ 第２マスク層 ３２，３４ チャネルストッパ開孔部 ３６，３７ チャネルストッパ領域 ３８，３９，４０ フィールド酸化膜領域 ４１ 能動領域 ４２，４３ 再分布したチャネルストッパ領域 ４６ ゲート酸化物層 ４８ ゲートポリシリコン層 ５０ 第３マスク層 ５２ デバイスチャネル開孔部 ５４ デバイスチャネル領域 ６０ 第１のオルタネートマスキング層 ６０′別のオルタネートマスキング層 ６２ 組み合わされたドープ領域 ６２′組み合わされたドープ領域 ６４ バーズビーク領域 ６６ ソースおよびドレイン領域 １００ チャネルストッパ注入 １２０ パンチスルー注入 １３０ フィールド注入
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ランディー・ディー・レッド アメリカ合衆国アリゾナ州85225、チャン ドラー、イースト・ケント・アベニュー 1953 (72)発明者 ブラッド・アクサン アメリカ合衆国アリゾナ州85226、チャン ドラー、ウエスト・シェフィールド・アベ ニュー 3351
Claims (5)
- 【請求項１】 自己整合フィールド注入（１３０）を用
いる半導体デバイスの製造方法であって、 半導体基板（１０）を提供する段階、 前記半導体基板（１０）に第１導電型の複数の第１ウエ
ル領域（１２）を形成する段階、 前記複数のウエル領域（１２）の内の少なくとも１つの
ウエル領域に少なくとも１つの能動領域を画定する酸化
膜領域（３８，３９）を熱的に形成する段階、そして前
記少なくとも１つの能動領域に前記第１導電型の少なく
とも１つのドープ領域（６２）を形成する段階であっ
て、前記少なくとも１つのドープ領域（６２）はチャネ
ルストッパ注入効果を提供するために前記酸化膜領域
（３８，３９）に自己整合される前記段階、 を具備することを特徴とする自己整合フィールド注入
（１３０）を用いる半導体デバイスの製造方法。 - 【請求項２】 前記第１導電型の少なくとも１つのドー
プ領域（６２）を形成する段階がさらに横方向に区分さ
れたドープ領域（６２′）を形成する段階を具備するこ
とを特徴とする、請求項１に記載の自己整合フィールド
注入（１３０）を用いる半導体デバイスの製造方法。 - 【請求項３】 フィールド注入（１３０）を用いる半導
体デバイスであって、 半導体基板（１０）、 前記半導体基板（１０）における、バーズビーク領域
（６４）を備えた、熱酸化により形成された複数の酸化
膜領域（３８，３９，４０）、 前記複数の酸化膜領域（３８，３９，４０）の少なくと
も１つによって画定された少なくとも１つの能動領域、
そして前記複数の酸化膜領域（３８，３９，４０）の前
記少なくとも１つに隣接して整列され、チャネルストッ
パ注入効果を提供するために前記バーズビーク領域（６
４）の少なくとも一部の下に前記少なくとも１つの能動
領域から延在する、第１導電型もしくは第２導電型の少
なくとも１つのドープ領域（６２）、 を具備することを特徴とするフィールド注入（１３０）
を用いる半導体デバイス。 - 【請求項４】 アイソレート半導体デバイスであって、 半導体基板（１０）、 前記半導体基板（１０）における第１導電型および第１
濃度の複数の第１ウエル領域（１２）、 前記半導体基板（１０）における第２導電型および前記
第２導電型が第１濃度である複数の第２ウエル領域（１
４）、 前記複数の第１ウエル領域（１２）と前記複数の第２ウ
エル領域（１４）における複数の酸化膜領域（３８，３
９，４０）であって、熱酸化によって形成される前記複
数の酸化膜領域（３８，３９，４０）、 前記複数の第１ウエル領域（１２）と前記複数の第２ウ
エル領域（１４）のそれぞれにおける少なくとも一つの
能動領域であって、前記複数の酸化膜領域（３８，３
９，４０）の少なくとも１つによって画定されている前
記少なくとも１つの能動領域、そして実質的に前記複数
の第１ウエル領域（１２）における前記少なくとも一つ
の能動領域のそれぞれの中にある第１導電型で第２濃度
の少なくとも１つのドープ領域（６２）であって、前記
第２濃度が前記第１濃度より大きく、前記複数の酸化膜
領域（３８，３９，４０）のそれぞれに隣接した前記少
なくとも１つのドープ領域（６２）、 を具備することを特徴とするアイソレート半導体デバイ
ス。 - 【請求項５】 さらに、実質的に前記複数の第２ウエル
領域（１４）における前記少なくとも１つの能動領域の
中にある第２導電型で第２濃度の少なくとも１つのドー
プ領域を含み、前記第２濃度が前記第１濃度より大き
く、前記少なくとも１つのドープ領域が前記複数の酸化
膜領域（３８，３９，４０）のそれぞれに隣接している
ことを特徴とする請求項４に記載のアイソレート半導体
デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US50552995A | 1995-08-03 | 1995-08-03 | |
| US08/505,529 | 1995-08-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0950971A true JPH0950971A (ja) | 1997-02-18 |
Family
ID=24010686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8219253A Pending JPH0950971A (ja) | 1995-08-03 | 1996-08-01 | 自己整合フィールド注入および方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0762493A1 (ja) |
| JP (1) | JPH0950971A (ja) |
| KR (1) | KR970013417A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049669B2 (en) * | 2003-09-15 | 2006-05-23 | Infineon Technologies Ag | LDMOS transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151381A (en) * | 1989-11-15 | 1992-09-29 | Advanced Micro Devices, Inc. | Method for local oxidation of silicon employing two oxidation steps |
| US5024961A (en) * | 1990-07-09 | 1991-06-18 | Micron Technology, Inc. | Blanket punchthrough and field-isolation implant for sub-micron N-channel CMOS devices |
| JP2697392B2 (ja) * | 1991-07-30 | 1998-01-14 | ソニー株式会社 | 相補型半導体装置の製造方法 |
| JP3462886B2 (ja) * | 1993-03-11 | 2003-11-05 | 株式会社東芝 | 半導体装置 |
-
1996
- 1996-07-25 EP EP96111989A patent/EP0762493A1/en not_active Withdrawn
- 1996-08-01 JP JP8219253A patent/JPH0950971A/ja active Pending
- 1996-08-02 KR KR1019960032290A patent/KR970013417A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0762493A1 (en) | 1997-03-12 |
| KR970013417A (ko) | 1997-03-29 |
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